[工学]DSP教案2硬件结构讲课用.pptVIP

第二章 ’ C5000 DSP硬件结构 一、 ’ C54X的结构特点 多总线结构，三组16-bit数据总线和一组程序总线 40-bit算术逻辑单元（ALU），包括一个40-bit的桶形移位器和两个独立的40-bit累加器 17x17-bit并行乘法器，连接一个40-bit的专用加法器 ’ C54X的结构特点（续1） 可用来进行非流水单周期乘/加（MAC）运算 比较、选择和存储单元（CSSU）用于Viterbi运算器的加/比较选择 指数编码器在一个周期里计算一个40-bit累加器值的指数值 两个地址发生器中有八个辅助寄存器和两个辅助寄存器算术单元（ARAUS） ’ C54X的结构特点（续2） C54X可访问的存储器空间最大可为192Kx16-bit（64K程序存储器，64K数据存储器和64K I/O存储器） 支持单指令循环和块循环 软件可编程等待状态发生器和可编程的存储单元转换 ’ C54X的结构特点（续3） 连接内部振荡器或外部时钟源的锁相环（PLL）发生器 支持8-或16-bit传送的全双工串口 时分多路（TDM）串口 缓冲串口（BSP） McBSPs串口 8/16-bit并行主机接口（HPI） 一个16-bit定时器 ’ C54X的结构特点（续4） 外部I/O（XIO）关闭控制，禁止外部数据、地址和控制信号 片内基于扫描的仿真逻辑，JTAG边界扫描逻辑（IEEE