第十八次课 寄存器.pptVIP

* CP Q 3 Q2 Q 1 Q0 CP Q 3 Q2 Q 1 Q0 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 0 1 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0 7 1 1 1 0 8 0 0 0 1 9 1 1 0 0 10 0 1 1 0 11 1 0 1 1 12 0 0 1 1 13 1 0 1 1 14 0 1 1 1 15 1 1 1 16 0 0 0 0 在一个多位二进制数的末位加1时，若其中第i位（即任何一位）以下各位皆为1时，则第i位应改变状态（0变1，1变0）。而最低位的状态在每次加1时都要改变 1 * 1．同步二进制加法计数器 　 设计思想： 　　① 所有触发器的时钟控制端均由计数脉冲CLK输入，CLK的每一个触发沿都会使所有的触发器状态更新。 　　 ② 应控制触发器的输入端.可将触发器接成T触发器。 则第i位触发器输入端Ti的逻辑式应为： 　　 在一个多位二进制数的末位加1时，若其中第i位（即任何一位）以下各位皆为1时，则第i位应改变状态（0变1，1变0）。而最低位的状态在每次加1时都要改变。 * 同步二进制加法计数器 驱动方程: 输出方程： 状态方程： 1. 由T触发器构成的加法计数器 * Q3Q2Q1Q0 C 0010 0011 0100 0001 0000 0 1 0 0 0 0 0 0101 0110 1000 1010 1001 1011 1100 0111 1111 1110 1101 0 0 0 0 0 0 0 0 0 计数顺序 电路状态 等效十进制数 进位输出C Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 2 0 0 1 0 2 0 3 0 0 1 1 3 0 4 0 1 0 0 4 0 5 0 1 0 1 5 0 6 0 1 1 0 6 0 7 0 1 1 1 7 0 8 1 0 0 0 8 0 9 1 0 0 1 9 0 10 1 0 1 0 10 0 11 1 0 1 1 11 0 12 1 1 0 0 12 0 13 1 1 0 1 13 0 14 1 1 1 0 14 0 15 1 1 1 1 15 1 16 0 0 0 0 0 0 * Q3的输出的波形的频率是CLK的1/16。 Q0的输出的波形的频率是CLK的1/2。 二分频 四分频 八分频 十六分频 CLK Q0 Q1 Q2 Q3 C 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q1的输出的波形的频率是CLK的1/4。 Q2的输出的波形的频率是CLK的1/8。 * 逻辑功能: (1)由于每输入16个CLK 脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器。若二进制数码的位数为n，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量，为2n－1. (2) 计数器有分频功能，也把它叫做分频器。若CLK脉冲的频率为 f0 , 则由16进制计数器的时序图可知，输出端Q0、Q1、Q2、Q3的频率为f0 / 2、f0 / 4、f 0 / 8、f0 / 16. 6.3.2 计数器 * CLK：计数脉冲输入端， 上升沿有效。 R′D：异步清0端，低电平有效。 LD′：同步预置数控制端，低电平有效，将预置输入端D3、D2、D1、D0的数据送至输出端，即Q3Q2Q1Q0=D3D2D1D0。 EP、ET：计数器工作状态控制端，高电平有效，只有当R′D =LD′=1， EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。 *中规模集成的4位同步二进制计数器74161(74LS161): 示例芯片（P282） * *中规模集成的4位同步二进制计数器74161(74LS161): 其逻辑图形符号及功能表如图所示。 6.3.2 计数器 注：74161和74LS161只是内部电路结构有些区别。74LS163也是4位二进制加法计数器，但清零方式是同步清零 EP ET CLK D 0 D 1 D 2 D 3 C Q 1 Q 2 Q 3 Q 0 74161 CLK R ￠ D LD ￠ EP ET 输出端工作状态 0 异步清零 1 0 1 1 1 1 1 1 1 1 1 0 0 预置数 （ 同步 ） 保持 （ 包括 C ） 保持 （ 但 C ＝ 0 ） 计数 ( a ) 逻辑图形符号 （ b ） 功能表 四位同步计数器74161（7