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数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 数字系统设计 * 8 数字系统设计 标准中小规模数字集成电路 中小规模数字集成电路主要有TTL系列和CMOS系列，种类多、品种齐、价格便宜。原则上说，任何复杂的数字系统均可由上述电路构成。 常用的中规模集成电路有：译码器、寄存器、锁存器、计数器、多路模拟开关等。 三种输出结构：OC、推拉、三态。 15nS tpd 传输延迟时间 4 mA －0.51 mA －8mA IOL(max) 输出低电平电流 4 mA 0.51 mA 0.4mA IOH(max) 输出高电平电流 －0.1μA －0.1μA －0.4mA IIL(max) 输入低电平电流 0.1μA 0.1μA 20μA IIH(max) 输入高电平电流 0.1V 0.05V 0.5V VOL(max) 输出低电平 4.4V 4.6V 2.7V VOH(min) 输出高电平 1V 1.5V 0.8V VIL(max) 输入低电平 3.5V 3.5V 2V VIH(min) 输入高电平 74HC系列 CD4000系列 74LS系列 符 号 参 数 74LS系列，CD4000系列、74HC系列主要参数 设计任务 1．计时范围00—99秒。 2．具有启停控制功能。启动时，秒表从00秒开始计时；停止时，秒表显示当前时间值。 原理框图 振荡电路设计 取C1=0.33uF 取R2=15kΩ，则R1=13kΩ，由9.1kΩ固定电阻和10kΩ可变电阻组成。 分频电路 十进制计数器/分频器，由一个5位约翰逊计数器和一个10线译码器两部分组成。 用CD4017构成的十分频电路的连线图 计数电路 计数器电路的连线图 显示电路 启停控制电路 启动控制：当启动信号发出时，确保秒表从0.0秒开始计时，然后秒表一直在0.0～9.9秒后之间循环计时。 停止控制：当停止信号发出时，秒表立即停止计时，并显示当前时间值。 启停控制电路 设计一4×4 二进制乘法器 数字系统设计 输入信号：4位被乘数A（A3 A2 A1 A0），4位乘数B（B3 B2 B1 B0），启动信号START。 输出信号：8位乘积P（P7 P6 P5 P4 P3 P2 P1 P0），结束信号END。 设A=1011，B=1101，则乘法运算过程和运算结果为： 1 0 1 1 1 1 0 1 × 1 0 1 1 0 0 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 1 1 1 乘法运算可分解为加法和移位两种操作。 部分积P右移1位后与A相加。最终的部分积P即为A与B的乘积。在运算过程中，若某一位 Bi=0，则只移位不累加。 数字系统设计 数字系统设计 乘法器的算法流程 数字系统设计 电路划分：数据处理单元+控制单元 数字系统设计 REGA模块的设计 数字系统设计 数字系统设计 library IEEE； use IEEE.std_logic_1164.all； entity REGA is port（CP，LD：in std_logic； D：in std_logic_vector（3 downto 0）； Q：out std_logic_vector（3 downto 0））； end REGA； architecture one of REGA is signal IQ：std_logic_vector（3 downto 0）； begin 数字系统设计 process（CP，D） begin if （CP＇event and CP=1） then if LD=‘1’ then IQ=D； end if； end if； Q=IQ； end process； end； 数字系统设计 REGB模块的设计 library IEEE； use IEEE.std_logic_1164.all； entity REGB is port（CP，DIR：in std_logic； S：in std_logic_vector（1 downto 0）； D：in std_logic_vector（3 downto 0）； Q：out std_logic_vector（3 downto 0））； en