数位逻辑电路的沿革实现与硬体描述语言HDL.PDFVIP

1 1 數位邏輯電路的沿革、實現 與硬體描述語言HDL 1-1 數位邏輯電路設計的沿革 因應快速變遷的市場需求，數位產品的功能除了日益複雜多元之外，其研發週期也必 須大幅縮短 ( 甚至比產品的生命週期還要短) 以確保其競爭力，因此以往單純以人工 的電路設計方式已經無法滿足市場的需求，目前於數位家電、消費性產品的控制電路 大都透過可程式化邏輯裝置 PLD (Programmable Logical Device) 、可現場規劃的邏輯 閘陣列晶片 FPGA (Field Programmable Gate Array) ，系統晶片SOC (System On Chip) ……等，並以電腦為輔助工具 (CAD) 進行規劃完成。綜觀數位邏輯電路設計的 發展過程，我們可以將它們區分成下面幾個階段。 1. 小型積體電路 (SSI 即 Small Scale Integrated Circuit) 。 2. 中型積體電路 (MSI 即 Medium Scale Integrated Circuit) 。 3. 大型積體電路 (LSI 即 Large Scale Integrated Circuit) 。 數位邏輯設計與晶片實務 4. 超大型積體電路 (VLSI 即 Very Large Scale Integrated Circuit) 。 5. 極大型積體電路 (ULSI 即 Ultra Large Scale Integrated Circuit) 。 小型積體電路 SSI 數位邏輯電路設計的最早期，我們利用電晶體、二極體、電阻……等各種電子元件， 設計成各種基本邏輯閘 ( 如 NOT 、AND 、OR 、NAND 、NOR 、XOR 、EX-NOR ……等) 的小型積體電路，之後再將它們設計成各種常用的邏輯 IC (如加法器、解碼器、多工 器、解多工器、計數器、移位暫存器……等) ，其設計流程請參閱下面範例。 範例 設計一個 2 對 4 高態動作的解碼器 (SSI) 。 1. 描述： 輸入端 AB = 00 時，輸出端 Y0 = 1 ，其餘皆為0 。 輸入端 AB = 01 時，輸出端 Y1 = 1 ，其餘皆為0 。 輸入端 AB = 10 時，輸出端 Y2 = 1 ，其餘皆為0 。 輸入端 AB = 11 時，輸出端 Y3 = 1 ，其餘皆為0 。 2. 方塊圖： 3. 真值表： A B Y0 Y1 Y2 Y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1-2 第 1 章 數位邏輯電路的沿革、實現與硬體描述語言 HDL 4. 卡諾圖化簡 ( 此處不需要) ： 5. 電路： Y0 = AB Y1 = AB Y2 = AB Y3 = A B 中型積體電路 MSI 從上面的範例可以發現到，利用 SSI 元件來實現數位邏輯電路時，它的缺點為： 1. 設計過程較為繁雜。 2. 電路的組成，體積龐大、耗電量高、穩定度低、成本高、速度慢……等。 由於一個解碼器的每一個輸出皆