HDL课件1.ppt

Verilog的历史 最初是于1983年由Gateway Design Automation公司(后被Cadence收购)为其模拟器产品开发的硬件建模语言 1990年，Cadence公司成立OVI(Open Verilog International)组织来负责推广Verilog 1995年，IEEE制定了Verilog HDL标准，即IEEE Std 1364 - 1995 Verilog HDL 的发展历史 设计复杂数字系统的工具和手段 两种硬件描述语言 ： Verilog VHDL 有哪几种硬件描述语言？各有什么特点？ Verilog HDL - 较多的第三方工具的支持 - 语法结构比VHDL简单 - 学习起来比VHDL容易 - 仿真工具比较好使 - 测试激励模块容易编写 Verilog与VHDL 目前，设计者使用Verilog和VHDL的情况 美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50% Verilog 与 VHDL 两者的区别： VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用 Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用 Verilog HDL与 C语言 虽然Verilog的某些语法与C语言接近，但存在本质上的区别 Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真 C语言是一种软件语言，是控制硬件来实现某些功能 利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将Verilog与硬件电路对应起来 SystemC and SystemVerilog:面向SOC 设计数字系统的基本方法  传统的：线路图 现代的：硬件描述语言 怎样设计如此复杂的系统？ 传统的设计方法： - 查用器件手册； - 选用合适的微处理器和电路芯片； - 设计面包板和线路板； - 调试； - 定型； - 设计复杂的系统（几十万门以上）极其困难。 怎样设计如此复杂的系统？ 现代的设计方法： - 选用合适的 EDA仿真工具； - 选用合适电路图输入和HDL编辑工具； - 逐个编写可综合HDL模块； - 逐个编写HDL测试模块； - 逐个做Verilog HDL 电路逻辑访真； - 编写Verilog HDL总测试模块； - 做系统电路逻辑总仿真； Verilog HDL的设计流程 自顶向下(Top-Down)设计 一个系统由总设计师先进行系统描述(Spec)，将系统划分为若干模块，编写模块模型(一般为行为级)，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义 Top-Down 设计思想 用EDA设计数字系统的流程 Verilog HDL的模型类型 五种模型类型: 系统级 算法级 RTL级(寄存器传输级) 门级 开关级 行为级和RTL级 module muxtwo (out, a, b, sl); input a,b,sl; output out; reg out; always @(sl or a or b) if (!sl) out = a; else out = b; endmodule 门结构级 module muxtwo (out, a, b, sl); input a,b,sl; output out; not u1（ns1，sl）； and #1 u2（sela，a，nsl）； and #1 u3 （selb，b，sl）； or #2 u4（out ，sela，selb）； endmodule * *  两者建模能力的比较 VITAL 系统级 算法级 寄存器传输级 逻辑门级 开关电路级 行为级 的抽象 VerilogHDL 与 VHDL 建 模 能 力 的 比 较 SystemVerilog Verilog VHDL 系统级设计 模块A 模块B 模块C 模块A1 模块A3 模块A2 模块C1 模块C3 模块C2 模块B2 模块B1 电 路 图 设 计 文 件 HDL 设 计 文 件 电路功能仿真 HDL功能仿真 HDL综合 确定实现电路的具体库名 布 线 后 门 级 仿 真 与 实 现 逻 辑 的 物 理 器 件 有 关 的 工 艺 技 术 文 件