MT-021ADC架构II逐次逼近型ADCPDF-AnalogDevices.PDFVIP

MT-021 指南 ADC架构II ：逐次逼近型ADC 作者：Walt Kester 简介 数年以来，逐次逼近型ADC一直是数据采集系统的主要依靠。近期设计改良使这类ADC 的采样频率扩展至兆赫领域且分辨率为18位。ADI公司的PulSAR®系列SAR ADC采用内部 开关电容技术和自动校准，以CMOS工艺实现18位、2 MSPS性能(AD7641) ，而无需进行昂 贵的薄膜激光调整。在16位级别，AD7625(6 MSPS)和AD7626(10 MSPS)还代表着突破性的 技术。 基本逐次逼近型ADC如图1所示。该器件根据命令执行转换。为了处理交流信号，SAR ADC必须具有输入采样保持(SHA)功能来实现在转换周期期间保持信号不变。 CONVERT START TIMING ANALOG COMPARATOR INPUT EOC, SHA DRDY, OR BUSY CONTROL LOGIC: SUCCESSIVE APPROXIMATION REGISTER DAC (SAR) OUTPUT 图1：基本逐次逼近型ADC(反馈减损型ADC) CONVERT START命令置位时，采样保持(SHA)电路置于保持模式，而内部DAC设为中间 电平。比较器确定SHA输出是大于还是小于DAC输出，并将结果(位1，转换的最高有效 位)存储在逐次逼近型寄存器(SAR) 中。然后，DAC被设为¼量程或¾量程(取决于位1的 值) ，而比较器则确定转换的位2 。结果同样存储在寄存器中，而该过程继续进行，直到确 定所有位的值为止。当所有位均完成设置、测试并根据需要复位之后，SAR的内容即对应 于模拟输入的值，而转换到此完成。这些位“测试”构成串行输出版SAR型ADC 的基础。注 意，首字母缩写词SAR实际上代表Successive Approximation Register(逐次逼近型寄存器)， 即控制转换过程的逻辑模块，但人们普遍将其视作该架构本身的缩写。 Rev.A, 10/08, WK Page 1 of 14