第六讲 数字集成电路设计与硬件描述语言（韩雁）.pptVIP

* 共134页 * Verilog HDL 中有两种注释的方式，一种是以“/*”符号开始，“*/” 结束，在两个符号之间的语句都是注释语句，因此可扩展到多行。另一种是以 // 开头的语句，它表示以 // 开始到本行结束都属于注释语句。 书写规范建议：一个语句一行，采用空四格的table 键进行缩进。 * * 共134页 * 标识符( identifier）用于定义模块名、端口名、信号名等。 Verilog HDL 中的标识符( identifier)可以是任意一组字母、数字、$符号和_符号(下划线)的组合，另外，标识符是区分大小写的。 * * 共134页 * * * 共134页 * * 共134页 * RTL级综合后得到由功能模块构成的电路结构，逻辑优化器以用户设定的面积和定时约束为目标优化电路网表，针对目标工艺产生优化后的电路门级网表结构。 * 共134页 * * 浙大微电子 */86 可综合指的是所设计的指令和代码能转化为具体的电路网表结构。综合过程就是将Verilog HDL语言描述的行为级或数据流电路模型转化为RTL级功能块或门级电路网表的过程。而不可综合的设计主要用于设计的仿真验证。 行为级或数据流电路建模 RTL级功能块 逻辑优化 优化后的门级网表 RTL级综合 门级综合 RTL级综合得到由功能模块构成的电路结构 逻辑优化器以用户设定的面积和时间约束为目标优化电路网表 针对目标工艺产生优化后的电路门级网表结构 * 浙大微电子 */86 1、将硬件的行为以合理的方式映射为一些进程。 2、对于每个进程完成的操作，尽量选择最有效的算法。 3、了解综合器的性能，特别是了解综合工具支持的Verilog HDL可综合子集。以合理的代码风格引导综合工具生成硬件 4、对于固定值的信号要用常量代替。 5、尽量共享复杂运算，可以共享的数据处理用函数和过程定义 6、明确指出过程的无关态，引导综合器进行优化。 7、使用能够满足需要的最小数据宽度。 8、用组合逻辑实现的电路和用时序逻辑实现的电路要分配到不同的进程中。 * 浙大微电子 */86 9、不要使用枚举类型的属性。 10、Integer应加范围限制。 11、通常的可综合代码应该是同步设计。 12、除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 13、不使用初始化语句；不使用带有延时的描述；不使用循环次数不确定的循环语句，如forever，while等。 14、用always过程描述组合逻辑，应在敏感信号列表中列出块中出现的所有输入信号。 15、所有的内部寄存器都应该能够被复位。在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位，因为该引脚的驱动功能最强，到所有逻辑单元的延时也基本相同，同样的道理，应尽量使用器件的全局时钟端作为系统外部时钟输入端。 设计准则（续） * 浙大微电子 */86 4、VHDL介绍 VHDL程序的基本单元与构成 例1. 多路选择器 entity mux is generic(m:TIME:=1ns)； port(A,B,T: in BIT；Z: out BIT)； end mux; 当条件T成立时, 输出A路信号; 当条件T不成立时, 输出B路信号 A B T Z MUX * 浙大微电子 */86 architecture connect of mux is begin Cale：process(A，B，T) variable tmpl,tmp2,tmp3：BIT； begin tmp1:=A and T； tmp2:=B and (not T)； tmp3:=tmp1 or tmp2； Z=tmp3 after m； end process； end connect： * 浙大微电子 */86 例2. 半加器 -- The entity declaration entity Half_adder is port ( X Half_ Sum X: in Bit ; Y adder Carry Y: in Bit ; Sum : out Bit ; Ca