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基于FPGA的自定义图像显示 --基于 Altera DE0平台实现 东南大学 电子科学与工程学院 2018-4-16 1 案例说明 总体框图 模块详述 总结 参考 实践 QA outline 2018-4-16 2 拨动开关SW[0]=1时 LCD屏显示彩色128X128像素的”Lena”图片，数码管显示”LENA” 拨动开关SW[0]=0时 LCD屏显示彩色128X128像素的左右颠倒的”Lena”图片，数码管显示”128P” 案例要求 2018-4-16 3 FPGA控制芯片 On-chip ROM 四位数码管 拨动开关 VGA端子 外接液晶显示器 设计工具-Quartus II 9.0 所需设计资源 2018-4-16 4 2018-4-16 5 Altera DE0多媒体平台资源 效果展示 2018-4-16 6 系统框图 2018-4-16 7 VGA 时序 */phtml */vga-timing/640x480@60Hz 2018-4-16 8 General Timing Horizontal Timing Vertical timing VGA 时序-640 x 480 @ 60 Hz标准 Scanline part Pixels Time [µs] Visible area 640 25.422045680238 Front porch 16 0.63555114200596 Sync pulse 96 3.8133068520357 Back porch 48 1.9066534260179 Whole line 800 31.777557100298 Frame part Lines Time [ms] Visible area 480 15.253227408143 Front porch 10 0.31777557100298 Sync pulse 2 0.063555114200596 Back porch 33 1.0486593843098 Whole frame 525 16.683217477656 Screen refresh rate 60 Hz Vertical refresh 31.46875 kHz Pixel freq. 25.175 MHz */vga-timing/640x480@60Hz 2018-4-16 9 输出行同步、场同步信号及RGB数据 VGA 控制器 FPGA EP3C16F484 ROM VGA_Pattern VGA_Clk VGA_Ctrl RGB VS HS 2018-4-16 10 VGA控制器的设计 时钟分频 颜色输出及同步信号 读取ROM图片数据 2018-4-16 11 VGA控制器分析-行同步 // Horizontal Generator: Refer to the pixel clock always@(posedge iCLK or negedge iRST_N) begin if(!iRST_N) begin H_Cont = 0; oVGA_HS = 1; end else begin if(H_ContH_TOTAL-1) H_Cont = H_Cont+1b1; else H_Cont = 0; // Horizontal Sync if(H_Cont==H_FRONT-1) // Front porch end oVGA_HS = 1b0; if(H_Cont==H_FRONT+H_SYNC-1) // Sync pulse end oVGA_HS = 1b1; end end 2018-4-16 12 // Vertical Generator: Refer to the horizontal sync always@(posedge oVGA_HS or negedge iRST_N) begin if(!iRST_N) begin V_Cont = 0; oVGA_VS = 1; end else begin if(V_ContV_TOTAL-1) V_Cont = V_Cont+1b1; else V_Cont = 0; // Vertical Sync if(V_Cont==V_FRONT-1) // Front porch end oVGA_VS = 1b0; if(V_Cont==V_FRONT+V_SYNC-1) // Sync pulse end oVGA_VS = 1b1; end end VGA控制器分析-场同步 2018-4-16 13 VGA控制器分