多重电压岛管理应用于x时脉树之功率最小化.pdfVIP

多電壓島管理應用於 X時脈樹 之功率最小化 Multi-Voltage Island Aware For Power Minimization in X-Clock Tree 學生:鄭詵翰、張紹群、洪竣翔、田欣蓉 指導老師: 蔡加春 博士 摘 要 目前與電壓島相關的研究大部分都專注於電 目前的 VLSI設計環境中，電壓島的佈局環境 壓島的配置與規劃 [2][3][4][5] ，少有考量到多重電 已非常普及，尤其是多電壓島的考量更可節省功 壓島時脈繞線的整合。在此，我們選擇使用的時脈 率消耗。本論文主要在積體電路設計中之多電壓 繞線方法為DME-XP [1] ，由於此方法在時脈延 島佈局環境下完成 X時脈樹建置， 透過各種電壓 遲、繞線長度與功率消耗已有一定程度的優勢。本 島的連接排列組合和插入位準轉換的排列組 篇論文的研究在於擺設好電壓島及電壓島的時脈 合，找出最小的功率消耗 ，應用於多電壓島之不 樹已建構好的條件下，去考量不同的電壓島連接及 同區塊配置、不同電壓源的佈局環境之 X時脈樹 位準轉換的插入方式，使功率最小化。 分工與整合建置。實驗10個標準例子之結果顥 示，二個與三個電壓島的X時脈樹較單一電壓島 Voltage A 在平均功率消耗上分別減少11.1%與19.6% 。 Vdd = 1.0v 關鍵詞 ：時脈樹 、多重電壓島 、功率消耗 Voltage C Vdd = 1.2v Abstract Voltage B In the recent VLSI design environment, the Vdd = 1.1v voltage-island placement is a universal technique which can save the power consumption. In this paper, we propose an X-clock tree construction for 圖 1電壓島佈局環境示意圖 different combination of multiple voltage islands 目前與電壓島相關的研究大部分都專注於電 and level shifter insertion for minimizing power 壓島的配置與規劃 [2][3][4][5] ，少有考量到 多重電 consumption. Experimental results for 10 壓島時脈繞線的整合 。在此，我們選擇使用的時脈 benchmarks show that the X-clock tree on two and 繞線方法為DME-XP [1] ，由於此方法在時脈延 three voltage islands has reductions of 11.1% and 19.6% on average, respectively, in power 遲、繞線長度與功率消耗已有一定程度的優勢。本 consumption than that of one voltage island. 篇論文的研究在於