第12讲 时序逻辑电路_2.pptVIP

时序逻辑电路 6.4 基于触发器的同步时序逻辑电路的设计 同步时序逻辑电路的设计方法 例：设计一个串行数据检测器，要求在连续输入三个或三个以上“1”时输出为1，其余情况下输出为0。 (1) 抽象、画出状态转换图 (3) 状态分配 三、状态分配 (5) 检查电路能否自启动 计数器+数据选择器→序列脉冲发生器 * * 数 字 逻 辑 Digital Logic 青岛理工大学 广义双语教学课程 课程网站 211.64.192.58 第6章 Sequential logic Circuits In digital circuit theory, sequential logic is a type of logic circuit whose output depends not only on the present input but also on the history of the input. This is in contrast to combinational logic, whose output is a function of, and only of, the present input. In other words, sequential logic has storage (memory) while combinational logic does not. (2) 设计的一般步骤: 一、逻辑抽象，求出状态转换图或状态转换表 1. 分析给定的逻辑问题，确定输入/输出变量、电路状态数。 2. 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。 3. 按设计要求列出状态转换表，或画出状态转换图。 二、状态化简 若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。 三、状态分配（状态编码） 1. 确定触发器数目N。 2. 给每个状态规定一个代码。（通常编码的取法、排列顺序都依照一定的规律） 同步时序逻辑电路的设计方法 2N-1 M个状态 ≤2N 四、选定触发器类型 求出状态方程，驱动方程，输出方程。 五、检查自启动 六、画出逻辑图 同步时序逻辑电路的设计方法 In an ideal synchronous circuit, every change in the logical levels of its storage components is simultaneous.. These transitions follow the level change of a special signal called the clock. 同步时序逻辑电路的设计方法 例：设计一个同步十进制减法计数器，用JK触发器，能自启动 抽象、画出状态转换图 十进制计数器需要10种状态， 不能化简。 S0 S1 S2 /1 /0 /0 S3 /0 S4 S5 S6 /0 /0 S7 /0 /0 /0 S8 S9 /0 M=10， n=4， 用4个JK触发器。 状态转换图 0000 0001 0010 0011 0100 0101 0110 0111 1001 1000 状态编码： 用8421BCD码。 /1 /0 /0 /0 /0 /0 /0 /0 /0 /0 /B 设计一个同步十进制减法计数器，能自启动。 列出状态转换表 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 次态和输出的卡诺图 00 00 11 1001/1 0000/0 0011/0 0100/0 0010/0 0001/0 0110/0 0101/0 ××××/× ××××/× 0111/0 1000/0 ××××/× ××××/× ××××/× ××××/× 11 10 01 01 10 输出方程 设计一个同步十进制减法计数器，能自启动。 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 次态的卡诺图 00 1 0 0