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一、结构式测试技术 扫描途径测试 概念:将时序元件和组合电路隔离开,解决时序电路测试困难的问题。 将芯片中的时序元件(如触发器、寄存器等)连接成一个或数个移位寄存器(即扫描途径),在组合电路和时序元件之间增加隔离开关,并用专门信号控制芯片工作于正常工作模式或测试模式。当芯片处于正常模式时,组合电路的反馈输出作为时序元件的输入,移位寄存器不工作;当芯片处于测试模式时,组合电路的反馈输出与时序元件的连接断开,可以从扫描输入端向时序元件输入信号,并可以将时序元件的输出移出进行观察 1. 测试模式,扫描途径是否正确; 2. 测试序列移入移位寄存器,稳定后组合电路输入,与反馈输入一起通过组合逻辑,观察组合逻辑的输出,与期望值比较; 3. 正常工作模式,组合电路的反馈输出送入时序元件;将电路转为测试模式把时序元件中的内容移出,也与期望值比较,与上述组合逻辑的输出一起用来检查芯片的功能 测试序列用确定性算法自动生成 扫描途径测试技术存在的问题 需要增加控制电路数量和外部引脚,需要将分散的时序元件连在一起,导致芯片面积增加和速度降低; 串行输出结果,测试时间较长。 二、特征量分析测试技术 内建测试技术,在芯片内部设计了“测试设备”来检测芯片的功能,避免了数据需要串行传输到外部设备的问题 概念:把对应输入信号的各节点响应序列压缩,提取出相应的特征量,保存在寄存器中,只需比较实测响应序列和正常序列的特征量,可以减少计算机内存,提高测试速度 增加的芯片面积不多,但故障检测和诊断的有效率不高 三、自测试技术 在芯片内部建立自测试结构电路,不需要外部激励。 常见的自测试结构包括表决电路、错误检测与校正码技术等 5.7 集成电路设计举例 四位运算器的设计流程 运算器要求: 设计过程(假设没有逻辑综合软件) 功能设计:功能划分:算术逻辑单元、移位器、寄存器阵列、I/O端口等顶层功能块,并由控制线协调各功能块的工作 逻辑和电路设计: 单元库中有BBL单元可直接调用,进行逻辑模拟; 没有,基于门单元库对各功能块分别设计,通过逻辑图输入进行逻辑模拟,将各功能块组装生成整个电路的逻辑网表,对此再进行逻辑模拟 版图设计 初步的布图规划,初步总体平面图(总线结构) 各功能块的版图设计及版图组装 版图验证 作业: 1. 试述门阵列和标准单元设计方法的概念和它们之间的异同点。 2. 标准单元库中的单元的主要描述形式有哪些?分别在IC设计的什么阶段应用? 3. 集成电路的可测性设计是指什么? 4. 用PLA方法实现:O1=abc, O2=ab’+c * PLA结构 PLA的内部结构在简单PLD中有最高的灵活性。 PLA处理逻辑功能较灵活,但比较浪费,编程工具花费也大 举例: 尽量采用“或非”门 2X4X2 PLA的电路结构(其中箭头代表接地) 2. 可编程阵列逻辑(PAL)和通用阵列逻辑(GAL) PAL:固定或矩阵(馈入“或”门八个输入端即可满足逻辑组合要求),可编与矩阵(输入项可增多) 结构简化、工艺简单 现场编程,一次编程(熔丝工艺) 不同输出结构选用不同的PAL器件, 例如可编程I/O组合型、有寄存器反馈的寄存器型 GAL:逻辑阵列结构与PAL类似,固定或矩阵: 浮栅工艺:控制栅上施加足够高的电压且漏端接地时,浮栅上将存储负电荷,当控制栅接地而漏端加适当的正电压时,浮栅将放电,实现了电编程;具有不挥发性,掉电后不用重新编程 提高可编程速度和器件速度 电擦写,可重复编程,不需要窗口式的封装 输出逻辑单元有一些考虑:可编程可重新配置,可适应不同系统需要 具有安全保护单元,外界无法从器件中读出二进制编程编码 编程方式:现场编程 PLA、PAL、GAL的设计流程: 功能、逻辑设计 网表 编程文件 PLD器件 设计周期短,设计效率高,有些可多次擦除,适合新产品开发 编程软件 硬件编程器 PAL 和GAL的器件密度较低,几百门 近年来出现高密度可编程逻辑器件HDPLD、 系统内编程逻辑器件IS-PLD Lattice的 pLSI1000,2000,3000系列,14000门 HDPLD: 集总布线区(GRP:global routing pool):用于内部逻辑连接 四周通用逻辑块(GLB)、 输出布线区(ORP:GLB输出 与管脚之间互连)输入总线IB 可实现高速控制器等, DSP、数据加密等子系统 系统内编程逻辑器件IS-PLD(in system-programmable logic device ):带串行接口及使能端(用作串口或正常信号端) 串行口:数
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