英特尔安腾芯片说明.docVIP

2-way及 4-way Itanium 系统说明 A部分：安腾芯片介绍： 芯片组构架：虽然与Intel其他芯片组的设计类似，这款芯片组也采用了基于总线的系统构架，但它还设计了两个主ASIC来控制FSB － 一个用来进行address以及control，另一个完全供data使用。这样将系统的操作分开进行（有些高端RISC芯片组也这样类似，采用2个ASIC）相对于采用一个单独的主ASIC要更容易提供一个高端解决方案。SAC（系统编址控制器）ASIC直接连接到3个I/O ASIC上，而这3个I/O ASIC则管理着PCI，AGP，以及系统的其他I/O操作。从I/O操作返回到SAC的数据被路由（route）到SDC（系统数据控制器），反过来也一样，（SDC到SAC，最后进行I/O操作）。SAC会发送内存address/control信号到内存库（memory bank），而SDC则会发送和接受数据。SAC和SDC ASIC 有一条私有连接来在I/O系统与CPU，主内存之间传输数据。这款芯片组支持最高64GB的主内存。 　　带宽和延迟：芯片组采用的是66MHz的SDRAM内存（虽然这些内存是PC100规格的，但是要想使用并行地使用许多高速SDRAM通道是很困难的），而且拥有8个内存控制器，可达到最高4.2GB/秒的内存带宽。支持Itanium 处理器的主板上没有DIMM插槽，取而代之的是可插拔的内存卡，每张卡支持最高16个SDRAM DIMM插槽。SAC通过control/address管线连接到2个内存卡，但是他们并不是直接连接起来，他们会连到一个ASIC上（内存编址控制器），由内存编址控制器将address转换成2套并行的4个bank的内存address。这意味着每张内存卡都是运行在2x256位，66MHz的状态下，然后经过一组ASIC后（MDC），就运行在64位，266MHz的状态下，也就是拥有2.1GB/秒的带宽。所以SDC拥有2路2.1GB/秒带宽的与内存的连接，总共就是4.2GB/秒的带宽，而Itanium 系统的共享FSB总线的带宽仅为2.1GB/秒，这样，就还剩下很多带宽留给I/O DMA操作。然而，因为内存运行在66MHz的频率下，而且，address和数据都得跳过这些额外的ASIC（每跳过一个都会增加一些延迟），所以采用当前的规格，系统延迟会在一个很一般的水平——Itanium 芯片组看起来更多地优化了带宽而不是延迟。 　　可扩展性：CPU与芯片组连接的总线风格与当前的Pentium 系统或多或少地类似，除了基于Pentium 3处理器的芯片组。Itanium芯片组运行速度是Pentium 3芯片组2倍多，它还有（其他Pentium系列芯片组）同样的优势和劣势 －结构相对简单，但是扩展性不是很好。然而，因为每个Itanium处理器拥有最高4M的cache，内存的使用率可能会更低（与其他型号芯片组上的完成同类工作量相比），因为Itanium系统的cache hit rate更高。 　　I/O：Itanium芯片组拥有最多4条独立PCI通道，每条通道都支持64位66MHz PCI总线，Itanium系统拥有进行大量I/O操作所需的系统资源。 　　CPU cache：每颗Itanium处理器拥有2M或者4M的高速SRAM作为L3 cache，但这些cache是处在CPU外部的，而不是像高端的Pentium 3 Xeon一样放置在CPU内部。这个L3 cache是处在一个MCM中（多芯片模块），这样能使SRAM与CPU之间的数据传输以更快的速度进行，而且Intel公司采用特殊设计的SRAM，能使SRAM运行在与CPU相同的时钟频率上。Itanium处理器拥有96KB的L2 cache，而指令和数据cache分别是16KB，延迟为2个循环。 　　CPU核心：Itanium处理器的核心采用了EPIC（超平行指令运算） ISA（指令集构架），是个VLIW（超长指令字）设计。通过这样的设计，CPU执行的代码将指明单独的指令将如何被并行执行，而不是由CPU自己来决定，这样就使处理器的性能与编译器的水平紧密联系在了一起。这个设计是为了使CPU设计更加简化（对于特定层次的性能而言），能用同样的价格完成两种不同的设计，要么是价格更低的设计，要么是高性能的设计。拥有了EPIC构架，指令将按每束3条指令分组，每个时钟循环能执行最多2束指令，相当于6条指令。它也具有其他处理器2倍浮点运算能力，每个循环发布2条MAC（multiply-add，许多浮点运算频繁程序的主要原因）。拥有4M L3 cache的800MHz Itanium 处理器模块的最大能耗是130W。 　　大多数高端的DSP芯片（数字信号处理器），有些还是8-way的设计，拥有一些