数字电路第4章节(5加法器)_2.pptVIP

第 四 章 组合逻辑电路 本章主要内容 4.1 概述 4.2 组合逻辑电路的分析和设计 4.3 若干常用的组合逻辑电路 4.4 组合逻辑电路中的竞争－冒险现象 编码器 译码器 数据选择器（多路选择器）、数据分配器 加法器 数值比较器 §4.3 常用的组合逻辑电路 MSI组合部件具有功能强、兼容性好、体积小、功耗低、使用灵活等优点，因此得到广泛应用。本节介绍几种典型MSI组合逻辑部件的功能及应用： 加法器 分类： 一位加法器 多位加法器 两个二进制数的加、减、乘、除运算，在计算机中都化为若干步加法运算进行.因此，加法器是构成算术运算器的基本单元。 一、1位加法器 1.半加器 半加器是只考虑两个1位二进制数相加，不考虑低位的进位。 其真值表为： 输出端的逻辑式为: 输 入 输 出 A B S CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 逻辑电路及逻辑符号如图所示: 逻辑电路 逻辑符号 2. 全加器 全加器除了加数和被加数外，还要考虑低位的进位。即:将对应位的加数A，B和来自低位的进位CI三个数相加,得到和S、以及向高位的进位CO. 真值表为: 利用卡诺图，采用合并0的方法，输出端的逻辑式为: 输 入 输 出 A B CI S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 双全加器74LS183的内部电路： 全加器可由两个半加器和一个或门组成： A B S CO CO ∑ CI （ a ） 逻辑电路 （ b ） 逻辑符号 A B CO ∑ S CO CO ∑ CI 半加器的输出函数： 全加器的输出函数： 二 、多位加法器 1.串行进位加法器（行波进位加法器） 下图所示电路为4位全加器，由于低位的进位输出接到高位的进位输入，故为串行进位加法器。 两个多位二进制数相加，必须利用全加器，1位二进制数相加用1个全加器，n 位二进制数相加用n个全加器。只要将低位的进位输出CO接到高位的进位输入CI。 串行进位加法器结构简单，但运算速度慢（每一位的相加结果都必须等到低位的进位产生以后才能建立起来,要经过4级门的延迟时间）。应用在对运算速度要求不高的场合。 输出逻辑式为： 2. 超前进位加法器 为了提高速度，若使进位信号不逐级传递，而是运算开始时，即可得到各位的进位信号，采用这个原理构成的加法器，就是超前进位（Carry Look－ahead）加法器，也成快速进位（Fast carry）加法器。 1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 CO S CI B A 输 出 输 入 由全加器真值表可知，高位的进位信号CO的产生是在两种情况下： ①在A·B＝1； ②在A+B=1, 且CI = 1。 故向高位的进位信号为: 设Gi＝AiBi为进位生成函数，Pi＝ Ai＋Bi为进位传递函数，则上式可写成: 和为： COi 与Si 仅仅是输入Ai 、Bi的函数 74LS283就是采用这种超前进位的原理构成的4 位超前进位加法器，其内部电路如图所示 超前进位加法器提高了运算速度，但同时增加了电路的复杂性，而且位数越多，电路就越复杂。 超前进位加法器：74LS283 相加结果读数为 C3S3S2S1S0 4位二进制加数B 输入端 4位二进制加数A输入端 低位片进位输入端 “本位和”输出端 向高位片的进位输出 A3 A2 A1 A0 B3 B2 B1 B0 CI0 CO4 F3 F2 F1 F0 S3 S2 S1 S0 C3 ∑ 74LS283逻辑符号 三 、用加法器设计组合逻辑电路 全加器除了作二进制加法外，还可以做乘法运算、码制变换、及实现8421BCD码的加法运算等。 如果能将要产生的逻辑函数能化成输入变量与输入变量相加，或者输入变量与常量相加，则用加法器实现这样逻辑功能的电路常常是比较简单。 例1: 试用一位全加器完成二进制乘法功能 以两个两位二进制数相乘为例: A = A1 A0 B = B1 B0 P = AB = A1A0 × B1B0 P0 = A0 B0 P1 = A1 B0