ASIC后端设计中的时钟偏移以及时钟树综合.pdf

集成电路设计与开发 Design瓤m D州el叩删ofIC ASIC后端设计中的时钟偏移以及时钟树综合 千路，林平分 (北京工业大学北京市嵌入式系统重点实验室，北京100022) 摘要：目前的ASIC设计中，时钟偏移成为限制系统时钟频率的主要因素，时钟树综合技术 通过在时钟网络中插入缓冲器来减小时钟偏移。但是，有时这样做并不能达到系统要求的时钟偏 0．18 移。以一款SMIC pm．T-艺的DVBT数字电视解调芯片为例，分析了时钟偏移的产生原因。介 绍了使用Synopsys公司Astro工具进行时钟树综合的方法，重点分析了在时钟树综合之前如何设 置约束手动优化电路从而改善设计的时序，最后的流片结果证明该方法是有效的。 关键词：时钟偏移；时钟树综合；Astm；手动优化 中图分类号：TN402文献标识码：A 文章编号：1003．353X(2008)06．0527-03 ClockSkewandClockTree inASICBackend Synthesis Design Lu，Lin Qian Pingfen Embedded Key of (肪讲ng Systemlab，BeltingUnimsityTechnology，蜥100022，Ch／na) Abstract：Clockskewbecomesthe factorof clock incurrentASIC primary restrictingfrequency design． clocktree callreduceskew sometimesitcarl’tcreatea clock synthesis byinsertingbuffers，but satisfactory networl【．The ofclockskewwas aSMIC0．18 demodulation generationprinciple analyzedtaking ttmdigitalIT asan of AstroWas to CTS(clocktree chip example．neperform synthesis)usingSynopsys analyzed，how thecircuitinorderto Was ofthemethodis focu∞d，the manuallyoptimize improvetiming validity provedby the result． tapeout tree words：clockskew；clock Key synthesis(CTS)；Astro；manuallyoptimize EEACC：1265A