数字逻辑第7章VHDL语言基础.pptVIP

多位寄存器 一个D触发器就是一位寄存器，如果需要多位寄存器，就要用多个D触发器构成。 多位寄存器的VHDL描述: Entity reg is generic( n: natural :=4 ); port ( D: in std_logic_vector(n-1 downto 0); clk, reset : in std_logic; Q: out std_logic_vector (n-1 downto 0) ); End reg ; Architecture behav of reg is Begin process(clk, reset) begin if (reset=‘0’) then Q=( others=‘0’); elsif rising_edge(clk) then Q=D; end if; end process; End behav ; --实体类属中的常数 --表示Q赋全‘0’ 计数器 1、用“+”函数描述： ?VHDL描述: Library ieee ; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity counter is generic( n: natural :=4); port ( clk : in std_logic; reset : in std_logic ; count : out std_logic_vector(n-1 downto 0) ); End counter; Architecture behav of counter is begin process( clk, reset) variable cnt : std_logic_vector(n-1 downto 0 ); begin if reset=‘1’ then cnt :=(others=‘0’); elsif rising_edge(clk) then cnt:=cnt+1; end if ; count=cnt ; end process; End behav; 计数器 用“+”函数描述的计数器的仿真波形： 1. 系统硬件描述能力强（适合大型项目与团队合作开发） 可描述系统输入、输出及其相互间行为与功能； 具有层次性－由上而下从高层次到低层次的结构式语法结构； 从行为描述，结构描述，到数据流描述； 2．与器件无关，与工艺无关（设计具有相对独立性） 3．IEEE工业标准（容易共享和复用） 4．方法灵活，技术齐全（厂商广泛支持） 丰富的仿真语句和库函数－高层次模拟仿真 类属描述和子程序调用－改变设计规模和结构 5．可读性好 * IN 输入：信号进入实体 OUT 输出：信号离开实体，且不会在内部反馈使用 INOUT 双向：信号可离开或进入实体 BUFFER 输出缓冲：信号离开实体，但在内部有反馈 D是16 BIT的输入总线 CLK， OE， RESET是输入信号 Q是16 BIT的三态输出总线 INT是输出信号，但其内部有反馈 AD是双向16 BIT总线 AS是三态输出信号 * (1) Integer （整数） 不能按位操作,不能进行逻辑运算,常用于表示系统总线状态 (2) Real （实数） 常用于算法研究，书写时加小数点 -1.0; +2.15; -1.0E38 (3) Bit （位） 单引号. ‘1’; ‘ 0’ (4) Bit_vector （位矢量） 双引号. “001100”; x“01BF”; 常用来表示总线状态 (5) Std_logic（标准逻辑） (6) Std_logic_vector（标准逻辑矢量） 表示总线 (7) Boolean（布尔） 两种值: TRUE, FALSE; 初值为FALSE. 常用于表示信 号或总线状态 (8) Character （字符） 用单引号. ‘b’, ‘B’ (9) String（字符串） 双引号. “study” (10) Time（时间）