全同步数字频率计的VHDL设计与仿真.docVIP

全同步数字频率计的VHDL设计与仿真 包本刚等:全同步数字频率计的VHDL设计与仿真 全同步数字频率计的VHDL设计与仿真 包本刚,何怡刚.,朱湘萍 (1_湖南科技学院湖南永州425100;2.湖南大学电气学院湖南长沙410082) 摘要:利用全同步频率测量原理,通过FP(A芯片在Max+PluslI中运用VHDI语言编程设计一个全同步数字式频 率计,消除了±1个计数误差,测频精度范围在DC～100MHz,详细给出了VHDI的模块设计方法和仿真波形. 关键词:FPGA;全同步;频率计;VHDI 中图分类号:TN751文献标识码:B文章编号:1004—373X(20O7)20一l76一O3 VHDLDesignandSimulationofCompleteSynchronizationDigitalFrequencyMeter BAOBengang,HEYigang,ZHUXiangping (1.HunanUniversityofScienceandEngineering,Yongzhou,425100,China 2.CollegeofElcclricalandInformationEngineering,HunanUniversity,Changsha,410082,China) Abstract:Acompletesynchronizatjondigitalfrequencymeterisdesignedbyusingcompletesynchronjzationmeasurement theory,byFPGAandprogramprojectonVHDIatMax+PluslIinthispaper.ThefrequencymeterprecisionisDC～100 MHz,and_4-】counterroriseliminated.ThepapergivesdesignmethodonVHDIandsimulationwaveformineverymodule. Keywords:FPGA;completesynchronjzation;frequencymeter;VHDI 频率测量不仅在工程应用中有非常重要的意义,而且 在高精度定时系统中也处于核心地位,±1个计数误差通 常是限制频率测量精度进一步提高的重要原因.由于测 频技术的重要性,使测频方法也有了很大的发展,常用数 字频率测量方法有M法,T法,和M/T(等精度测量法) 法.M法,T法,和M/T法都存在±1个计数误差问题: M法存在被测闸门内±】个被测信号的脉冲个数误差, T法或M/T法也存在±1个字的计时误差,这个问题成 为限制测量精度提高的一个重要的原因.全同步频率测 量法],从根本上消除了限制测量精度提高的±1个计数 误差问题,从而使频率测量的精度和性能大为改善. 基于对FPGA器件和EDA技术以及全同步测频方法的 研究,介绍一种利用FPGA实现I)C～100MHz全同步数 字频率计的实现方法,并给出VHDI实现代码和仿真波形. 整个系统在研制的FPGA/CPI实验开发系统上调试通过. 本设计采用了高集成度的现场可编程门阵列(FieldProgram— mableGataArray,FPGA)FlexEPF10k20TC144—4芯片J,通 过软件编程对目标器件的结构和工作方式进行重构,能随时 对设计进行调整,使得本设计具有集成度高,结构灵活,开发 周期短,可靠性高的优点. 在文献[2,5]中所描述的等精度频率测量方法中,其 测频原理如图l所示. 其误差与闸门时间和标准时钟频率有关,闸门时间越 收稿日期:2007—04—28 176 长,标准时钟频率越高,误差越小.因此,用等精度测频法 时所取的标准时钟频率比较高(10MHz以上),因此±1 计数误差相对很小.标准时钟频率不可能无限制提高,并 且随着频率提高,产品成本成倍增加,对于生产应用没有 意义.因此本设计用改进的等精度频率测量方法——全 同步测量来实现数字频率计的设计.在全同步的情况下, 闸门信号不仅与被测信号同步,还与标准时钟同步.其原 理图如图2所示. 杯H￡I. 厂]r_]r_]r_]r_]r.]r-]广] 被测i 图1等精度测频原理 2全同步测频原理简述 由文献[1,6]可知:设开启闸门时脉冲同步时间差为 △,关闭闸门时脉冲同步时间差为△￡,脉冲同步检测最 大误差为At,则有:△f1≤△￡,△f.≤△￡.频率测量的相 对误差如式(2)所示: = .%一半≤ (1) 由式(1)可知,误差只与脉冲检测电路准确度有关. 显然,控制△来提高频率测量精度是有效的,而且实现起 《现代电子技术)2007年第2O期总第259期集成电路q 来比提高标准时钟频率更容易. 杯H钟 厂]广]厂]厂]厂1广]『_