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IC设计所面临的问题 来自2006 EE Times调查 IC设计的关键的问题来自于功能验证、时序达标、功耗、信号完整性和开发周期 设计者期望时钟速度超过1GHz，但目前只停留在749.5MHz 后端工程师往往30%的时间用在自动的布局布线，70%的时间用在发现问题、找出原因、解决问题 时钟电路变得越来越复杂 由于时钟数量变多、同步复杂、低功耗的控制等 时钟树综合能力需要提高，前后端设计工具的结合变得很重要，目前工具无法满足要求 时钟设计面临的挑战 时钟设计的挑战是问题的关键 复杂性 随着各种手持数字设备的发展，时钟树变得越来越复杂 几十种时钟集于一个芯片 时序问题和可靠性 Skew的大小直接影响工作频率，尤其是针对大规模、高速度的设计 时序的不可靠性直接影响了芯片的性能 功耗和面积： 时钟消耗掉芯片约20%-40%的功耗 时钟网络占据很大面积Clock Network Area 为降低skew，使用大量buffer，消耗超过20%的面积 开发成本 时钟设计花费大量时间, 设计师缺乏经验和工具来完成一个优秀的设计 针对大规模和高速芯片，时钟的性能致命攸关，成本大大提高 EDA工具在时钟方面的现状 市场上EDA工具现状 现有布局布线工具更注重于批处理实现流程，可控性差 布局后时钟结果与预期的差距(skew, insertion delay and DRC violations) 布线前后时钟树性能的巨大反差 不是Timing Driven，多年前的算法 花太少时间在时钟综合和优化上面 影响了Data Path/control 时序性能 目前没有一个解决方案可以解决 Clock gating、scan-chain等时序问题 需要一个在Post-CTS后的优化工具 没有良好的用户界面，可参与控制 缺乏时钟树分析能力 复杂的时钟puzzle令人头疼 ECO的能力需要加强 我们的解决方案 ICExplorer 一个数字电路后端设计平台 拥有RC Extraction， STA，ECO等内置引擎 提供全面和准确的时序分析、功耗分析等功能 可进行逻辑,物理,时序层面的无缝交互 提供时钟树的分析、优化 可以处理时钟设计的有关问题 支持时钟树浏览、分析、调试、优化、综合 提供真正的Timing Driven 时钟设计解决方案 采用独特的算法帮助设计师理清时钟结构、优化时钟性能 基于OpenAccess? ICExplorer 结构 ICExplorer 内置引擎 寄生参数提取RCExt 精确的3D Field-solver 精度最高，速度快百倍以上，内存占用少几倍 快速提取工具用于全芯片提取 高、中、低三个提取模式适用于不同模式 混合模式提取可以达到时间和精度的最佳配合，填补业内空白 速度和精度均优于市场上的软件 支持各种工艺、各种形状导体 支持 Virtual Route 提取 支持RC Reduction 功能 接受LEF/DEF，OA，GDS II 等输入格式 兼容业内的技术文件和设置文件 可作为独立产品销售 ICExplorer 内置引擎 静态时序分析STA 兼容工业界标准工具 Verilog, SPEF, SDC, Timing libraries, command scripts Support Min/Max/OCV analysis RC Reduction, Delay Calculator Support False path Filtering, Multi-cycle path，CRPR etc. Path based timing analysis Generate spice netlist for critical path simulation 支持用于时序分析和优化，支持what-if分析 Interface to physical domain besides of logical domain Make timing debugging more convenient What-if timing analysis more accurate ICExplorer 内置引擎 ECO 布局布线工具 版图浏览，查询，交互修改等 检索器 根据所需检索问题根源 发现不合适的单元 发现不合理的线网 发现不合适的路径 Cross Reference 时钟分析器 用户界面 ClockExpTM 应用流程 时钟分析界面 时钟优化结果比较 结束语 ICExplorer 内置多种引擎，ICExt，STA，ECO etc. 进行后端时序分析和优化，方便调试 优秀的时钟树分析优化工具填补了业内空白 及时找出解决方案，大大缩短IC设计流程 基于OpenAccess平台，便于数据交换 ICExt 寄生参数提取工具满足业内用户