湖南大学超大规模集成电路设计-A卷-注释.docVIP

考试中心填写： 湖南大学课程考试试卷 课程名称：超大规模集成电路设计；试卷编号：A（开卷）；考试时间：120分钟 专业班级： 学号： 姓名： 装 订 线 ＾ 答 题 不 得 超 过 此线 ˇ 一、简答题：（每小题5分，共25分） 写出CMOS、ASIC、CPLD的英文全称。第7讲P39页，P45页 简述光刻的流程。第2讲P31页 简述NMOS比PMOS速度快的原因。第3讲相关页 简述VLSI芯片核心部分与端口部分使用不同电压的原因。第15讲P5页 简述锁相环的主要作用和主要组成部件。第14讲P28页等 二、画出P衬底N阱工艺下CMOS反相器截面结构示意图；画出CMOS反相器的传输特性曲线，可分为哪几个工作区，并说明在各工作区NMOS和PMOS的工作状态。（15分）第2讲P54页，第4讲P16页 三、一个NMOS管，其参数βn的CMOS复合逻辑门电路图。（10分）参考第4讲P50-51页 五、画出高电平有效D锁存器（D Latch）和下降沿触发D触发器（D flip-flop）的电路图。（10分）第6讲P10/11/12，P14页（交换时钟变下降沿） 六、解释D触发器的建立时间（setup time）问题，并画图说明；下图是某电路的关键路径，假设该电路目标工作时钟频率为1GHz（周期1ns），分析其建立时间是否违背，如果违背，可以怎样避免？已知条件：触发器的tclk-q=0.35, tsetup=0.2。说明：延时时间单位为ns。(10分) 第6讲P19页，参考P25页 七、Verilog HDL源码与波形分析（10分）参考第8讲语法和第9讲波形 1、简单解释下面实现的功能（分） module (clk, rst, a, b, sum); input clk, rst; input a, b; output [7:0] sum; reg [7:0] sum; reg [5:0] a_reg, b_reg; always @(posedge clk or negedge rst) if (!rst) a_reg = 6b0; elseif (a==1) a_reg = a_reg + 2; always @(posedge clk or negedge rst) if (!rst) b_reg = 6b0; elseif (b==1) b_reg = b_reg + 3; always @(posedge clk or negedge rst) if (!rst) sum = 8b0; else sum = a_reg + b_reg + c+reg; endmodule 2、根据源码的功能，下面波形大写字母的值（分） A D G J M B E H K N C F I L O 八、下图是四个全差分放大器，请连线构成一个四级环形振荡器；已知每级的时延为tD，计算出该振荡器振荡稳定后的振荡频率；画出每级输出波形。（10分）第14讲P9页 第3页（共3页）