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实验二 Quartus 原理图设计 实验目的及要求 QuartusII是Altera公司的综合性PLD开发软件，支持原理图、VHDL、Verilog HDL以及AHDL等多种设计输入形式，内嵌自有的综合器及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。通过本课了解QuartusII软件的基本操作，学会如何创建工程，学会原理图的输入及编译，用软件进行仿真。尝试VHDL的初步设计。 1位全加器原理图输入设计： 设计与实验方法参考第1章 实验原理 1）原理图 2）实验步骤 1、创建新工程 打开QuartusII软件，在主界面中执行File-New Project Wizard…QuartusII会启动新建工程向导。向导的第一页用以设置工程文件夹、工程名称以及顶层实体名称。可以仅在Family栏中选择合适的器件系列，由QuartusII自动选择。点击Next按钮进入EDA工具设置页面，用以设置第三方综合器、仿真器和时序分析工具，默认值为不是用第三方EDA工具。在新工程向导的最后一步，QuartusII会给出新建工程的摘要信息，点击Finish按钮即可完成向导。 2.原理图输入 打开工程，在QuartusII界面中执行File-New…菜单命令打开新建对话框，选中Device Design Files选项卡中的Block Diagram/Schematic File后，点击OK按钮新建一个空白的原理图文档。QuartusII会自动将其命名为Block1.vhd，执行File-Save as…命令将其保存。执行Edit-Insert Symbol…菜单命令，或者在原理图的空白处双击打开Symbol对话框。对话框左侧的Library列表是Altera提供符号模块库，原理图输入方式就是利用这些符号模块来搭建设计的。选中所需要的符号模块，按ok按钮，QuartusII会将窗口切换回原理图编辑器，点击左键可完成放置。在原理图中添加了符号模块后，需要为其搭配上输入输出模块。即在primitives库中找到input和output模块并完成放置即可。在input和output模块上双击打开属性对话框，对输入输出进行重命名。点击工具栏中的按钮连接模块，将各个模块的输入输出端口对应连接到一起，构成完整的原理图。至此，已经完成了原理图方式的输入，接下来编译、仿真和配置器件。原理图如上图所示。 3、编译 在QuartusII界面上执行Processing-Start Compilation启动完全编译，在编译过程中会在消息窗口中显示编译中的警告、错误和消息，编译完成后给出编译报告 4、仿真 对工程的编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。具体操作步骤如下：新建波形文件，执行File-New菜单命令，在弹出的新建对话框中选择Other Files选项卡，选择Vector Waveform File项目，点击OK按钮；添加仿真信号，在进行仿真之前必须添加仿真信号，可以通过执行Edit-Insert Nod or Bus菜单命令打开对话框。 源代码 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s=0 ELSE b ; END ARCHITECTURE one ; 仿真的波形 结论 2选1多路选择器的VHDL完整描述，可以直接综合出实现相应功能的逻辑电路及其功能器件。通过本次实验，熟悉了在Quartus II软件中新建工程以及原理图的绘制及仿真。在原理图的绘制时需注意管脚的差异和区别，观察端口信号添加到波形文件中时是否与其管脚性质对应。