FPGA报告终极版汇编.docxVIP

东北大学秦皇岛分校 计算机与通信工程学院《FPGA原理及应用》结课论文题目数字闹钟专业名称通信工程班级学号 学生姓名 提交时间 设计题目：数字闹钟一、设计实验条件Quartus II开发环境二、设计目标熟练利用VHDL硬件描述语言进行数字系统设计；掌握数字系统的设计方法——自顶向下的设计思想；掌握Quartus II开发软件的使用方法；掌握FPGA/CPLD芯片的工作原理；根据数字闹钟的功能要求设计一个数字闹钟；掌握闹钟系统的原理。三、设计报告的内容前言（绪论）(设计的目的、意义等)设计主体（原理、步骤、程序或原理图、结果等）对仿真结果进行分析参考资料绪论电子钟是一种用数字电子技术实现时、分、秒自然计时的装置, 与机械式时钟相比具有更高的准确性和 直观性, 而且使用寿命较长。现行的基于小规模数字逻辑芯片加计数器设计方案或以单片机为核心的设计方案, 存在系统实现相对复杂、在系统编程不易、误差偏大等问题。20 世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能更进一步，产品更新换代的节奏也越来越快。随着现场可编程门阵列FPGA的出现, 电子系统向集成化、大规模和高速度等方向发展的趋势更加明显,作为可编程的集成度较高的ASIC, 可在芯片级实现任意数字逻辑电路, 从而可以简化硬件电路, 提高系统工作速度, 缩短产品研发周期。故利用FPGA 这一新的技术手段来研究电子钟有重要的现实意义。设计采用FPGA现场可编程技术, 运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试, 而且由于FPGA 的I/ O 端口丰富, 内部逻辑可随意更改, 使得数字电子钟的实现较为方便。本课题选用了Altera公司的 FPGA产品并以其专门开发软件为平台，运用VHDL 硬件描述语言设计一个电子时钟。该系统通过 VHDL 语言和原理图混合应用的方式来实现电子时钟的设计，并下载到硬件之中进行验证。本次设计主要让我们掌握 CPLD/FPGA 的研发过程，掌握 VHDL语言的编程思想及过程，以及电子时钟基本功能和实现的基本原理。设计主体1、数字闹钟介绍数字钟是一计时的工具，有着广泛的用途。本实验的数字钟要求有三个功能按钮：一个是清零按钮reset，当按下此按钮时，数字钟显示有位都清零．二是调分钟的按钮 setmin，当按下此按钮时分钟会以1HZ的频率速度进行调时，而且在调分钟时秒钟会暂停不动；三是调小时的按钮sethour，当按下此按钮时时钟会以1HZ的频率速度进行调时，在调小时时分钟会暂停不动，但秒钟是正常记时的。另外还有一个闹钟模块，在闹钟模块中，先按下闹钟开启键，按下调时或调分键时，数码显示管显示所调闹钟的时间，并进行调时或调分。当两个键都未按下时，数码管显示数字钟的时间。当设定的闹钟时间和数字钟的时间一致时，铃声响起。在铃声响起时，按下PASS键，铃声停止响起，三分钟后闹钟再次响起，如此循环5次；按下STOP键时，铃声停止工作；什么都不按，铃声响起一分钟后停止，隔天再响，直到按下闹钟开/关键。其余时间喇叭不叫。2、实现功能设计一个简单的数字闹钟，它的具体功能为： 计时功能：这是本计时器设计的基本功能，可进行时、分、秒计时，并显示。 清零功能：按下此键后计数器清零，数码管显示“0”；松开此键数码管开始显“00－00－00”，并且以此开始重新计时；调时调分功能：当需要校时，可通过实验箱上的按键控制； 闹钟开/关功能：为避免闹钟天天响，设计了闹钟开启/关闭功能；⑤ 闹钟功能：开启闹钟功能后，通过闹钟键设置好铃响时间，时间到铃声响起，如果此时按下停止键，闹钟马上停止；如果按下忽略键，闹钟停止，并会在3分钟后重新响起，循环5次；什么都不按，闹钟响一分钟后停止，隔天再响，直到按下开启键关闭闹钟。3、设计原理及原理图在本实验中用到的主要元件有计数器，分频器，报时器,选择器和译码器等。控制逻辑主要是用来实现计数和清零。数字闹钟原理框图如图1所示数字闹钟原理电路图如图2所示clksec[6..0]选择输出模块min[6..0]hour[5..0]分频模块second模块resetminute模块resethour模块reset闹钟模块sp2clk译码输出模块闹钟功能模块 sp2resetclk图1 数字闹钟原理框图图2 数字闹钟原理电路图模块介绍4.1分频模块功能介绍：此模块定义一个全局时钟，用频率为6MHz的信号源经分频从clk进入模块，经分频后由clk6输出，得到一个1Hz的时钟脉冲，用于驱动数字钟工作。分频模块图如图3所示波形仿真图如图4所示图3 分频模块图4 功能仿真整体图分频原理：输入6M晶振频率，振1次需166.67ns，1s振动3000000