数字系统设计基础第5章触发器.ppt

　　前面章节介绍的由门电路组成的各种电路均属于组合逻辑电路。在这些电路里，某一时刻的输出仅由该时刻的输入决定，而与以前的输出状态无关。该类电路不具有记忆功能。　　在数字逻辑系统中，为了实现更复杂的功能，需要电路具有记忆功能。具有记忆功能的基本逻辑单元就是触发器。触发器具有两个基本性质： 　　(1) 在一定条件下，触发器可维持在两种稳定状态(0或1状态)之一而保持不变。 　　(2) 在一定的外加信号作用下，触发器可从一个稳定状态转变到另一个稳定状态。　　触发器按电路结构形式的不同，可分为基本触发器、钟控(同步)触发器、主从触发器、边沿触发器等；根据功能不同可分为RS触发器、D触发器、JK触发器、T触发器和T′触发器等。 　　当输入信号变化时，触发器可以从一个稳定状态转变到另一个稳定状态。我们把输入信号作用前的触发器状态称为现在状态(简称现态)，用Qn表示，把在输入信号作用后触发器所进入的状态称为下一状态(简称次态)，用Qn+1表示。 5.1.2 基本RS触发器功能的描述方法 　　1. 状态转移真值表(状态表) 　　将触发器的次态Qn+1、现态Qn和输入信号之间的逻辑关系用表格形式表示出来，这种表格就称为状态转移真值表，简称状态表。根据以上分析，图5－ 1(a)基本RS触发器的状态转移真值表如表5－1所示，表5－2是它的简化表。 　　3. 状态转移图(状态图)与激励表　 状态转移图是用图形方式来描述触发器的状态转移规律。图5－3为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。　 激励表(也称驱动表)是表示触发器由当前状态Qn转至确定的下一状态Qn+1时，对输入信号的要求。基本RS触发器的激励表如表5－3所示。 　　4. 波形图　　波形图能够直观地反映触发器的输出状态随时间和输入信号变化的规律。图5－4所示为基本RS触发器的工作波形，图中虚线部分表示状态不确定。 5.1.3 或非门组成的基本RS触发器　　用或非门也可以组成基本RS触发器，图5－5所示是由两个或非门组成的基本RS触发器。与由与非门组成的基本RS触发器相比，其输入端是高电平有效。请读者自己分析图5－5所示电路的工作原理。 5.2.1 钟控RS触发器 　　钟控RS触发器是在基本RS触发器基础上加两个与非门构成的，其逻辑电路及逻辑符号分别如图5－6(a)、(b)所示。图中C、D两个与非门构成触发引导电路，R为置0端，S为置1端，CP为时钟输入端。 　　钟控RS触发器是在R和S分别为1时清“0”和置“1”，称R、S高电平有效，所以逻辑符号的R、S输入端不加小圆圈。它的特点是： 在CP=1的全部时间内，触发器的状态随输入信号的变化而改变。钟控触发器属于电平触发的触发器。 5.2.5 电位触发方式的工作特点 　　以上介绍的钟控触发器均为电位触发方式的触发器。它们的特点是在约定钟控信号电平(CP=1或0)期间，触发器的状态对输入信号敏感，输入信号的变化都会引起触发器的状态变化; 而在非约定钟控信号电平(CP=0或1)期间，不论输入信号如何变化，都不会影响输出，触发器的状态维持不变。 5.3.1 主从触发器 　 为了避免空翻现象可以采用具有存储功能的触发引导电路，主从结构的触发器就是这类电路。图5－14为主从J－K触发器结构框图。 　　这就是主从J－K触发器的状态方程，说明CP=1时，可按J－K触发器的特性来决定主触发器的状态，在CP下降沿(1→0时)从触发器的输出才发生改变。　　综上所述，主从J－K触发器防止了空翻，其工作特点是： 　　(1) 输出状态变化的时刻在时钟的下降沿。　　(2) 输出状态如何变化，则由时钟CP下降沿到来前一瞬间的J、K值按J－K触发器的特征方程来决定。 　　2. 主从J－K触发器的一次翻转 　　主从J－K触发器虽然防止了空翻现象，但还存在一次翻转现象，可能会使触发器产生错误动作。所谓一次翻转现象是指在CP=1期间，主触发器接收了输入激励信号发生一次翻转后，主触发器状态就一直保持不变，它不再随输入激励信号J、K的变化而变化。 　　由式(5－14)可见，在CP=1期间，一旦主触发器发生一次翻转后，主触发器状态就一直保持不变，而与J端和K端的状态无关。这就是主从J－K触发器一次翻转现象。　　图5－16为主从J－K触发器的工作波形。在下降沿时刻，从触发器状态变成与此刻主触发器状态一致。由于存在一次翻转现象，尽管在CP=1期间J、K状态发生多次变化，如第2、3个CP脉冲期间，但是此时主触发器只翻转一次。 　　这样就造成在第2、3个CP脉