微机原理 第5章 8086的总线操作.ppt

第5章 8086的总线操作 5.1 概述 5.2 8086的两种模式 5.3 最小模式下的8086时序分析 5.4 最大模式下的8086时序分析 5.1 概 述 基本的总线周期的时序图 基本的总线周期时序分析 需要指出： 一个典型的总线周期序列 3．指令周期 5.1.2 8086/8088引脚信号 5.2 8086的两种模式 8088最小模式图 2．最大模式 8088最大模式图 5.2.2 8086 CPU引脚功能 2. 最小模式下的引脚功能 5.3 最小模式下的8086时序图 5.3.2 最小模式下的写周期时序 5.3.3 中断响应周期时序 5.4 最大模式下的8086时序分析 5.4.1 总线控制器8288 5.4.2 最大模式下的读周期时序 5.4.3 最大模式下的写周期时序 5.3.4 8086的复位时序 5.3.5 总线保持请求与保持响应的时序 5.4.4 最大模式下的总线请求/允许/释放时序 关于最大模式下的8088时序，我们只介绍对存储器和外设端口的读/写操作时序。 与最小模式下的读/写操作时序一样，最大模式下的基本总线周期也是由4个T状态组成的。当存储器或外设端口的工作速度较慢时，也需在T3状态后插入一个或几个等待周期TW。与最小模式下时序相比，最大模式不同之处在于：最大模式下的时序，除CPU有关信号外，还要特别考虑总线控制器8288所产生的有关控制信号和命令信号。 在内部RESET有效后，经过半个时钟周期，即用时钟脉冲下降沿驱动所有的三态引脚输出信号为不作用状态。这个不作用状态的时间为半个时钟周期（时钟周期的低电平期间），等到时钟脉冲由低变高时，三态输出线浮空为高阻状态，直到RESET信号回到低电子时为止。 当系统中CPU之外的总线主设备需要占用总线时，就向CPU发出一个有效的总线保持请求信号HOLD，这个HOLD信号可能与时钟信号不同步，当CPU在每个时钟周期的上升沿检测到该信号时，在当前总线周期的T4后或下一个总线周期的T1后，CPU发出一个有效的保持响应信号HLDA，并让出总线。 最小模式 最大模式 * 第5章 8086的总线操作 * 5.1.1 时钟周期（T状态）、总线周期和指令周期 1．时钟周期（T状态） 计算机是一个复杂的时序逻辑电路，时序逻辑电路都有“时钟”信号。 计算机的“时钟”是由振荡源产生的、幅度和周期不变的节拍脉冲，每个脉冲周期称为时钟周期，又称为T状态。计算机是在时钟脉冲的统一控制下，一个节拍一个节拍地工作的。 2．总线周期 当CPU访问存储器或输入输出端口，需要通过总线进行读或写操作。与CPU内部操作相比，通过总线进行的操作需要较长的时间。我们把CPU通过总线进行某种操作的过程称为总线周期（Bus Cycle）。根据总线操作功能的不同，有多种不同的总线周期。如存储器读周期、存储器写周期、I/O读周期、I/O写周期等。 (1)在T1状态，CPU往多路复用总线上发出地址信息，以指出要寻址的存储单元或外设端口的地址。 (2)在T2状态，CPU从总线上撤消地址，而使总线的低16位浮空，置成高阻状态，为传输数据作准备。总线的最高4位（A19～Ａ16）用来输出本总线周期状态信息。在这些状态信息用来表示中断允许状态，当前正在使用的段寄存器名等。 (3)在T3状态，多路总线的高4位继续提供状态信息，而多路总线的低16位（8088则为低8位）上出现由CPU写出的数据或者CPU从存储器或端口读入的数据。 (4)在有些情况下，外设或存储器速度较慢，不能及时地配合CPU传送数据。这时，外设或存储器会通过“READY”信号线在T3状态启动之前向CPU发一个“数据未准备好”信号，于是CPU会在T3之后插入1个或多个附加的时钟周期Tw。Tw也叫等待状态，在Tw状态，总线上的信息情况和T3状态的信息情况一样。当指定的存储器或外设完成数据传送时，便在“READY”线上发出“准备好”信号，CPU接收到这一信号后，会自动脱离Tw状态而进入T4状态。 (5)在T4状态，总线周期结束 。 只有在CPU和内存或I/O接口之间传输数据，以及填充指令队列时，CPU才执行总线周期。可见，如果在一个总线周期之后，不立即执行下一个总线周期，那么，系统总线就处在空闲状态，此时，执行空闲周期。 在空闲周期中，可以包含一个时钟周期或多个时钟周期。这期间，在高4位上，CPU仍然驱动前一个总线周期的状态信息，而且，如果前一个总线周期为写周期，那么，CPU会在总线低16位上继续驱动数据信息；如果前一个总线周期为读周期，则在空闲周期中，总线低16位处于高阻状态。 每条指令的执行包括取指令（fetch）、译码（decode）和执行（execute）。执行一条指令所需要的时间称为指令周期（Inst