简易数字抢答器设计.docVIP

设计题目：设计任务及要求：具体要求：1、输入信号：2、外部输入脉冲，供控制器和使用。、输出接到外部的个8421BCD数码管上，显示。 根据如上说明，本设计的主要任务和设计要求是： 按照现代数字系统的Top-Down模块化设计方法，提出系统的整体设计方案，并进行正确的功能划分，分别提出并实现控制、等模块化子系统的设计方案。 在的EDA设计环境中，完成系统的顶层设计、各子系统的模块化设计。分别完成各个基于语言实现的子模块（包括控制、）的逻辑功能仿真。对顶层设计进行功能仿真。 在2步的基础上，Synplify Pro 8.1对顶层设计进行 设计报告设计报告包含如下5个方面的内容（一）、顶层设计方案：J1是用于发布抢答开始命令的开关（高电平，即逻辑“1”有效）。J0是用于控制整个系统清零的按钮（高电平，即逻辑“1”有效）。S1,s2,s3 是抢答控制开关（高电平，即逻辑“1”有效）。Cp是时间脉冲；cout是计时器的输出。 Out0,out1,out2是显示抢答对象的输出。 当j1为1，即当j1的上升沿来到时，计时器开始计时显示数字由19到0递减，此时抢答器可实现抢答功能。若在计时器数字未减到0，即抢答有效时，若s0,s1,s2其中有一人抢答，则计数器数字停止，抢答器无效，且锁存抢答人信息。若无人抢答则在计时二十秒过后计时器清零，抢答器无效。在下一次使用抢答器之前 ，当j0为1时，抢答器数字及上一次抢答信号全部清零。 （二）、控制设计方案：J1是用于发布抢答开始命令的开关（高电平，即逻辑“1”有效）。J0是用于控制整个系统清零的按钮（高电平，即逻辑“1”有效）。S1,s2,s3 是抢答控制开关（高电平，即逻辑“1”有效）。Out0,out1,out2是显示抢答对象的输出（高电平，即逻辑“1”有效）。Q是定时器的输出，在计时器未减为0时有效（高电平，即逻辑“1”有效）。En 为控制器的输出，当有人抢答时en 为1。 （三）、分频器设计方案 设计思路及工作原理： 将输入信号进行二分频。当输入信号上升沿来时CP_OUT翻转，周期变为原来二倍，频率变为二分之一。 （）、设计方案：J1是用于发布抢答开始命令的开关（高电平，即逻辑“1”有效）。J0是用于控制整个系统清零的按钮（高电平，即逻辑“1”有效）。En为抢答器反馈来的信号，当en为1时定时器停止，且锁存数字，当en为0时，若此时定时器有效，则定时器数字随脉冲上升沿到来而递减。Q为定时器输出信号，当定时器有效且未减为零时，q为1，否则q为0。Cout为定时器的输出在0到19范围内变化。 三、电路设计、仿真实现： （一）、顶层设计实现： 1、基于的顶层源文件及其仿真源文件；顶层源文件`timescale 1ms/1ms module all(CP,j1,j0,s0,s1,s2,cout,out0,out1,out2); input CP,j1,j0,s0,s1,s2; output cout,out0,out1,out2; reg [4:0] cout; reg CP_out; reg en,q,y; reg out0,out1,out2; initial begin y=0; q=0; CP_out=0; cout=0; out0=0;out1=0;out2=0; end always @(posedge CP) CP_out=~CP_out; always @(posedge j1) begin y=1; en=1; q=1; cout=19; end always @(posedge j0) begin y=0; q=0; en=0; cout=5b00000; out0=0;out1=0;out2=0; end always@ (posedge s0 or posedge s1 or posedge s2) if(!(out0||out1||out2)q==1) begin if(((s0==1)(s1==0))(s2==0)) begin out0=1;out1=0;out2=0;en=0; end else if((s0==0)(s1==1)(s2==0)) begin out0=0;out1=1;out2=0;en=0; end else if((s0==0)(s1==0)(s2==1)) begin out0=0;out1=0;out2=1;en=0; end end always @(posedge CP_out)