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2018-05-03 发布于河南
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HDL课件4

6.6 用verilog HDL 描述时序逻辑电路 6.6.1 移位寄存器的verilog 建模移位由串行输入和3个触发器的输出拼接起来进行描述：Q={Dsl,Q[3:1} 左移：Dsl传给Q[3], Q[3:1]传给Q[2:0] module shift74x194 (S1,S0,D,Dsl,Q,CP,CR) input S1,S0; input Dsl,Dsr; input CP,CR； input [3:0] D; output [3:0] Q; reg [3:0] Q; always @(posedge CP or negedge CR) if (~CR) Q=4’b0000; else case ({S1,S0}) 2’b00:Q=Q; 2’b01:Q={Q[2:0],Dsr};//shift right 2’b10:Q={Dsl,Q[3:1]};//shift left 2’b11:Q=D;//parallel load input endcase endmodule 6.6.2 计数器的verilog建模 74ls161 异步清零，同步置数 module counter74x161(CEP,CET,PE,D,CP,CR,Q,TC) input CEP,CET,PE,CP,CR); input [3:0] D; output TC; reg [3:0] Q; wrie CE; assign CE=CEPCET; assign TC=CET (Q==4’b1111) always @(posedge CP or negedge CR) if (~CR) Q=4’b0000; else if (~PE) Q=D; else if (~CE) Q=Q; else Q=Q+1’b1; endmodule 异步二进制计数器 module D_FF(Q,D,CP,Rd); output Q; input D,CP,Rd; reg Q; always @(negedge CP or negedge Rd) if (~Rd) Q=1’b0; else Q=D; endmodule module ripplecounter (Q0,Q1,Q2,Q3,CP,CR) Output Q0,Q1,Q2,Q3; Input CP,CR; D_FF FF0 (Q0,~Q0,CP,~CR); D_FF FF1 (Q1,~Q1,Q0,~CR); D_FF FF2 (Q2,~Q2,Q1,~CR); D_FF FF3 (Q3,~Q3,Q2,~CR); endmodule 3.非二进制计数器 module m10_counter(CE,CP,CR,Q) input CE,CP,CR; output [3:0] Q; reg [3:0] Q; always @(posedge CP or negedge CR) if (~CR) Q=4’b0000; else if (CE) begin if (Q=4’b1001) Q=4’b0000; else Q=Q+1’b1; end else Q=Q; enmodule 6.6.3 状态图的verilog建模最常用的语句：always 和 case module mealy_sequence_detector(A,CP,CR,Y); input A, CP, CR; output Y; reg Y; reg[1:0] current_state, next_state; Parameter S0=2’b00,S1=22’b01,S2=2’b11; Always @(negedge CP or negedge CR) begin if (~CR) current_state=S0; else current_state=next_state; end always @(current_state or A) begin case(current_state) S0:begin Y=0;next_state=(A==1)? S1:S0;end S1:begin Y=0;next_state=(A==1)? S1:S0;end S2: if (A==1) begin Y=0; next_state =S2; end else begin Y=1; next_state =S0; end dufault:begin Y=0; next_state =S0;end endcase end