AD9850模块使用说明.pdfVIP

DDS 模块使用说明书2009-07 无忧电子工作室资料 - 1 - DDS 模块使用说明书 目录 1、DDS 模块实物图……………………………………………………2 2 、DDS 模块管脚定义…………………………………………………2 3、与单片机的硬件连接及程序 （并行送控制字方式）……………3 4 、与单片机的硬件连接及程序 （串行送控制字方式）……………4 5、DDS 模块方波的产生………………………………………………7 6、输出波形及频率特性 ……………………………………………8 7、电路参考原理图 …………………………………………………14 8、电路参考PCB 图……………………………………………………15 - 1 - DDS 模块使用说明书2009-07 无忧电子工作室资料 - 2 - 1、DDS 模块实物图 （正面） DDS 模块实物图 （反面） 该模块系统时钟频率为 125MHZ ，支持串行和并行送控制字方 式。最大不失真输出频率可以达40MHZ （该模块测试的实际值） 2 、各管脚定义 （只针对此模块） CLK ：系统时钟频率输出 （125MHZ ） RESET ：控制 DDS 内部DAC 的输出电流 （当需要控制输出信号的幅度时，可 以控制该脚的电压值从而控制DDS 信号输出的幅度） Q0A ：内部高速比较器的正相输出端 （对应AD9850 的14 管脚） Q0B：内部高速比较器的反相输出端 （对应AD9850 的13 管脚） VIP ：内部高速比较器的同相输入端 （对应AD9850 的16 管脚） VIN ：内部高速比较器的反相输入端 （对应AD9850 的15 管脚） F0 ：频率输出端 （已经经过了典型低通滤波器后的波形） GND ：输入电源地 VDD ：输入电源正极 （+5V ） RST ：AD9850 复位端 （高电平，对芯片进行操作前需将该脚置为高电平，复位 完成后将其置为低电平RST_AD9850 ） FQUP ：数据更新位 （串行/并行数据输入时的输入位FQ_QD_AD9850 ） WCLK ：时钟输入端 （串行/并行数据输入时的输入位CLK_AD9850 ） D0 ：数据输入端 （并行输入数据时的低位） D1 ：数据输入端 D2 ：数据输入端 D3 ：数据输入端 D4 ：数据输入端 D5 ：数据输入端 D6 ：数据输入端 D7 ：数据输入端 （并行输入数据时的高位。当进行串行送数据时，该位是串行 的数据输入位DataIn_AD9850 ） 3、与单片机的硬件连接及程序 （串行送控制字方式） - 2 - DDS 模块使用说明书2009-07 无忧电子工作室资料 - 3 - 串行读写程序：该程序实现的是固定频点的输出1KHZ #includeregx51.h #include intrins.h sbit FQ_QD_AD9850 = P1^0; sbit CLK_AD9850 = P1^1; sbit DataIn_AD9850 = P1^2; sbit RST_AD9850 = P1^3; unsigned long int freq = 0; unsigned char Control_AD9850 = 0x00; // Phase0 ,power on mode and 6 REFCLK Multiplier disable void SentFreq() { unsigned char i;