EDA课程设计报告-简易逻辑分析仪的设计汇.doc

课程报告 设计课题: 简易逻辑分析仪 姓 名: 专 业: 电子信息工程 学 号: 日 期 2011年 月 日——20 年 月 日 指导教师: 国立华侨大学信息科学与工程学院 目 录 1．设计的任务与要求 2.方案论证与选择 3.简易逻辑分析仪方案实现 （1）结构组成 （2）数据采集和存储部分 （3）逻辑状态与波形显示部分 （4）简易逻辑分析仪的软件流程： 5）实时波形存储与上下翻页 4. 测试及结果分析 5.附录 简易逻辑分析仪的设计 1. 设计的任务与要求 设计并制作一个 8 路数字信号发生器与简易逻辑分析仪，其结构框图如图 1 所示： 图12.1. 简易逻辑分析仪系统结构框图 1.1设计基本要求 基本要求 ： （1）制作数字信号发生器能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL 电平，序列时钟频率为100Hz，并能够重复输出。逻辑信号序列示例如图2所示。 （2）制作简易逻辑分析仪 a．具有采集8路逻辑信号的功能，并可设置单级触发字。信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时，能对被测信号进行一次采集、存储。 b ．能利用模拟示波器清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。 c．8位输入电路的输入阻抗大于50k Ω，其逻辑信号门限电压可在0.25~4V范围内按16级变化，以适应各种输入信号的逻辑电平。 d．每通道的存储深度为20bit。 图12.2 重复输出循环移位逻辑序1.2 设计发挥部分 （1）能在示波器上显示可移动的时间标志线，并采用LED或其它方式显示时间标志线所对应时刻的8路输入信号逻辑状态。 （2）简易逻辑分析仪应具备3级逻辑状态分析触发功能，即当连续依次捕捉到设定的3 个触发字时，开始对被测信号进行一次采集、存储与显示，并显示触发点位置。3级触发字可任意设定（例如：在8路信号中指定连续依次捕捉到两路信号11、01、00作为三级触发状态字）。 （3）触发位置可调（即可选择显示触发前、后所保存的逻辑状态字数）。 （4）其它（如增加存储深度后分页显示等）。 2. 方案论证与选择 2.1 数字信号发生器方案 利用单片机内的定时器，产生计数溢出中断，从而实现信号频率要达到100Hz的要求。 当改变拨段开关的预设值后，按下数字开关，单片机会重新读入8位数据，并对改变后的数据进行读取和输出。 在中断程序中对信号实现循环右移和输出，每次中断到来的时候，单片机便对输出端口输送一组信号。  图1 2.2 逻辑分析仪的设计 方案一：采用高性能单CPU系统实现，比如32位的ARM芯片作为控制系统核心。如果采用此方案，可以很好的解决同时采样和控制显示的功能，但是ARM系统设计调试复杂，在短时间内难以很好的完成设计，所以不宜采用此方案。 方案二：针对分析中提出的问题，我们也可以采用两片普通51单片机来实现系统设计，一片51实现数据采集，存储；另一片51实现控制示波器实时显示功能，两片51之间采用串行通信来解决数据通信问题，这样的方案可以满足题目提出的设计要求。 方案三：采用大规模FPGA来实现系统, 采用FPGA来实现相应功能，一般是使用状态机方式来实现，即所解决的问题都是规则的有限状态转换问题。分析本题目的要求，可以看出，其中的逻辑控制灵活多变，适合于采用程序控制的cpu执行方式，如使用FPGA来实现，大部分的资源会消耗用来控制键盘和显示等辅助功能，用在主逻辑控制方面的资源相对比较少。另外，考虑到逻辑复杂程度和实现规模，可采用芯片大概要到Alter EPF11C50、Alter EP1C6等级别的芯片来实现，但此种规模PLD系统受实验室条件限制，无法顺利开发，而且其所需元器件和EPC配置芯片在本地无法买到，因而综合比较后我们淘汰掉本方案。 综合分析上述各方案，比较其优缺点，包括灵活性、可靠性、可扩展性和易操作性，所以选用方案二。 3. 简易逻辑分析仪方案实现 （1）结构组成： 本分析仪由数据采集存储和控制显示两部分构成：数据采集存储模块由信号输入电路、89C52单片机、小键盘和液晶显示模块组成；逻辑状态与波形显示模块由D/A变换器（TLC7226）和89C52构成。两模块之间采用串行通信方式。 结构框图如下： （2）数据采集和存储部分 此部分对应框图中的MCU1、电压比较器、键盘和LCD液晶显示 输入电路：