ddr2原理及接口_魏江博.pptVIP

常见IC存储器 RAM :random access memory ROM :read only memory EEPROM:electronically erasable programmable read-only memory FLASH SRAM:Static Random Access Memory DRAM:Dynamic Random Access Memory SDRAM:Synchronous DRAM DDR2 SDRAM:Double Data Rate SDRAM 存储结构 ROM结构原理 FLASH memory存储原理 与非 或非 FLASH 存储单元 EEPROM与FLASH比较 SRAM存储单元 DRAM单元 DRAM的刷新 DRAM的预充电 DRAM读取 DRAM的优缺点及技术瓶颈 所有的现代内存类型都继承了DRAM的优点和缺点：它需要刷新，预充电，不然随着漏电，DRAM中的数据会消失。 操作频率的上限，这是用电容充电来存储数据的弊病。 内存单元无法提高频率，内存总线位宽也不能轻易增加，我们该何去何从 DDR2内存就是解决方案 DDR2芯片结构（MT47H32M16 – 8 Meg x 16 x 4 Banks） DDR2状态 command Initialization 初始化顺序 1. 稳定功率和时钟之后，NOP 和 Deselect 命令需持续生效 200 μs。 2. CKE 置位。 3. 400 ns 后执行全部预充电命令。 4. 执行 EMR (2) 命令。BA0 设定为 Low，而 BA1 设定为 High。 5. 执行 EMR (3) 命令。BA0 和 BA1 均设定为 High。 6. 执行启用存储器 DLL 的 EMR 命令。BA1 和 A0 设定为 Low，BA0 设定为 High。 7. 执行用于复位 DLL 的模式寄存器设置命令。需要 200 个时钟周期才能锁定 DLL。 8. 执行全部预充电命令。 9. 执行两个自动刷新命令。 10. 设定 A8 为 Low，执行模式寄存器设置命令以初始化器件运行。 11. 设定 E7、E8 和 E9 等位为 1，执行 EMR 命令以将 OCD 设为默认。 12. 设定 E7、E8 和 E9 等位为 0，执行 EMR 命令以将 OCD 设为退出。 MR Register 定义突发长度，WR（write recovery，自动预充电的延迟时间）突发类型，CL,操作模式，DLL复位等，必须在所有bank为IDLE时执行，并且没有其他操作。 CAS Latency(CL) Extended Mode Register DLL使能，正常操作都应使能DLL,使能之后应当复位，自动刷新使DLL失效。复位后必须等200周期使内部时钟与外部时钟同步。 输出驱动强度， ODT,片上终端，用于信号完整性应用到DQ, DQS/DQS#, RDQS/RDQS#, UDQS/UDQS#, LDQS/ ，ODT在刷新时关闭 AL，合理利用数据带宽，正常情况下ACTIVE命令之后tRCD时间才能进行读写操作，AL允许在tRCD AL时间前发起读写命令。读延迟=写延迟+1 OCD,片外驱动电阻匹配， DQS#使能，若被disable则使用单端DQS 输出使能(DQ, DQS, DQS#, RDQS, RDQS#)若disable这些都不可用，因此输出buffer不可用 Posted CAS Additive Latency (AL) Extended Mode Register2/3 ACTIVATE 在读写之前必须激活一个BANK中的一行。tRCD通过时钟周期计算，如266M，周期3.75s，若tRCD为20ns则为5.3个周期，实际取整到6。 对同一BANK不同行的激活必须在之前一行被precharge才能行。间隔 tRCD 。 对不同BANK的激活可以在其他BANK被接入情况下进行，间隔 tRRD 。 读命令 不带自动预充电的读操作之后，该行一直OPEN。第一个数据前的DQS低电平和最后一个数据后的DQS#低电平称为前同步信号 ，后同步信号。 一次突发完成后，DQ置高阻状态。4bit读突发不可以被打断或截断。而8bit可以被另一个8bit打断（在4bit处），不能被另外的命令打断。 连续读突发，两个读命令相隔BL/2周期，可以实现读数据连续。 读时序 读数据输出有效窗 读数据输出 写命令 同样前后同步信号，写数据连续，命令相隔BL/2周期。同样的打断规则。 写输入数据 MIG参数配置 DDR2 用户接口 MIG生成的接口 写接口 读接口 接口时序 物理层写数据通路 写数据通路 物理层读数据通路 读数据采集