数字电子电路课程设计-数字钟电路的设计汇.doc

指导老师： 学生姓名： 学 号： 专 业：电子信息工程 班 级： 系 别：电气工程与自动化学院 设计时间：2011.1.15 目 录 一. 概述……………………………………………………1 二. 设计要求和任务………………………………………1 三. 设计原理及方框图……………………………………1 四. 各部分电路的设计及实现……………………………2 五. 总体电路图设计………………………………………6 六. 安装与调试……………………………………………6 七. 主要实验器材…………………………………………8 八. 收获与体会……………………………………………9 九. 参考文献………………………………………………9 数字钟电路的设计 一、 概述 数字钟已成为人们日常生活中不可少的必需品，给人们的生活，学习，工作带来极大的方便。本文介绍的数字钟是一种利用数字电路来显示时、分、秒的装置，与传统的机械钟相比，它具有走时准确，性能稳定，显示直观，无机械传动装置等特点。此外，本数字钟还具有整电报时、定时响闹功能。 二、 设计要求和任务 设计的数字钟以数字形式显示时、分、秒的时间，小时计时为“12翻1” 。 当电路出现走时误差时，电路具有校时功能。要求手动快校时、快校分或慢校时、慢校分。 要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。 要求电路具有定时响闹功能。 三、 设计原理及方框图 数字钟实际上是一个对标准频率进行计数的计数电路，由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1kHZ时间信号必须做到准确稳定。构成方框图如下： 图1 由图可见：本数字钟电路主要由震荡器、分频器、校时电路、时分秒计数器、译码显示器及整点报时电路、定时控制电路构成。它们的工作原理是：由震荡器产生的高频脉冲信号作为数字钟的时间基准，再经过分频器输出标准“秒脉冲”送入秒计数器，秒计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号作为分计数器的脉冲信号，分计数器也采用60进制计数器，每累计60分钟发出一个“时脉冲”信号，该信号将被送到时计数器，时计数器采用12进制计数器。译码显示电路将时、分、秒计数器的输出状态送到七段译码显示器，通过六位LED七段显示器显示出来。校时电路用来对时、分显示数字进行调整；整点报时电路则根据计时系统的输出状态产生一脉冲信号，然后去触发音频发生器实现报时；定时控制电路由指定时刻发出的信号，驱动音响电路。 四、 各部分电路的设计及实现 1．震荡器电路 震荡器电路是数字钟的核心，主要用来产生时间标准信号，数字钟的精度，主要取决于时间标准信号的频率及稳定度。一般来说，震荡器的频率越高，计时精度越高。通常采用石英晶体震荡器经过分频得到这一信号，也可采用由门电路或555定时器构成的多谐震荡器作为时间标准信号源。 本设计方案采用的是集成电路定时器555与RC组成的多谐震荡器，如下图所示： 图2 接通电源后，电容C1被充电，Vc1上升，当Vc1上升到2/3Vcc时，触发器被复位，同时放电BJTT导通，此时Vo为低电平，电容C1通过R和T放电，使Vc1下降。当Vc1下降到1/3Vcc时，触发器又被复位，Vo翻转为高电平，电容C1放电所需要的时间为： t1=RC1ln2=0.7RC1 当C1放电结束是，T截止，Vcc将通过R1，R2向电容器C1冲电，Vcc由1/3Vcc 上升到2/3Vcc所需要的时间为： t2=(R1+R2)C1ln2=0.7(R1+R2)C1 当Vc上升到2/3Vcc是，触发器又发生翻转。如此周而复始，在输出端就得到一个周期性的方波，其频率为： f=1/(t1=t2)=1.43/(R1+R2)C1 这里设震荡频率f=1KHz。 2．分频器的设计 由于震荡器输出的频率很高，所以需一定级数的分频电路。本设计方案中的分频器主要功能有两个：一是产生标准“秒”信号，二是提供整点报时电路所需要的1KHz的高音信号和500Hz的低音信号。这里选用三片中规模集成电路计数器74LS90即可满足上述功能，因三片级联则可获得所需频率信号，即第一片的Q0输出频率为500Hz，第二片的Q3输出频率为10Hz，第三片的Q3输出频率为1Hz。具体电路图见总图部分。 3．计数器的设计 有了时间标准“秒”信号后，就可以根据设计要求设定时、分、秒计数器：分和秒计数器都采用60进制计数器，计数规律均为00，01，02------58，59，00，01------，因此