DDR DDR2与DDR3信号完整性及PCB设计中英文合订版.pdf

针对DDR2-800 和DDR3 的PCB 信号完整性设计 摘要 本文章主要涉及到对DDR2 和DDR3 在设计印制线路板（PCB）时，考虑信号 完整性和电源完整性的设计事项，这些是具有相当大的挑战性的。文章重点是讨 论在尽可能少的PCB 层数，特别是4 层板的情况下的相关技术，其中一些设计 方法在以前已经成熟的使用过。 1. 介绍 目前，比较普遍使用中的DDR2 的速度已经高达800 Mbps，甚至更高的速度， 如1066 Mbps，而DDR3 的速度已经高达1600 Mbps。对于如此高的速度，从 PCB 的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有 很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是 存在一些个性的，它们可以被分类为PCB 叠层、阻抗、互联拓扑、时延匹配、 串扰、电源完整性和时序，目前，有很多EDA 工具可以对它们进行很好的计算 和仿真，其中Cadence ALLEGRO SI-230 和Ansoft’s HFSS 使用的比较多。 表1: DDR2 和DDR3 要求比较 表1 显示了DDR2 和DDR3 所具有的共有技术要求和专有的技术要求。 2. PCB 的叠层（stackup ）和阻抗 对于一块受PCB 层数约束的基板（如4 层板）来说，其所有的信号线只能走在 TOP 和BOTTOM 层，中间的两层，其中一层为GND 平面层，而另一层为 VD D 平面层，Vtt 和Vref 在VDD 平面层布线。而当使用6 层来走线时，设计一种 专用拓扑结构变得更加容易，同时由于Power 层和GND 层的间距变小了，从而 提高了PI。 互联通道的另一参数阻抗，在DDR2 的设计时必须是恒定连续的，单端走线的 阻抗匹配电阻50 Ohms 必须被用到所有的单端信号上，且做到阻抗匹配，而对 于差分信号，100 Ohms 的终端阻抗匹配电阻必须被用到所有的差分信号终端， 比如CLOCK 和DQS 信号。另外，所有的匹配电阻必须上拉到VTT ，且保持5 0 Ohms，ODT 的设置也必须保持在50 Ohms 。 在 DDR3 的设计时，单端信号的终端匹配电阻在40 和60 Ohms 之间可选择的 被设计到ADDR/CMD/CNTRL 信号线上，这已经被证明有很多的优点。而且， 上拉到VTT 的终端匹配电阻根据SI 仿真的结果的走线阻抗，电阻值可能需要做 出不同的选择，通常其电阻值在30-70 Ohms 之间。而差分信号的阻抗匹配电 阻始终在100 Ohms。 图1 : 四层和六层PCB 的叠层方式 3. 互联通路拓扑 对于DDR2 和DDR3，其中信号DQ、DM 和DQS 都是点对点的互联方式，所 以不需要任何的拓扑结构，然而列外的是，在multi-rank DIMMs （Dual In Lin e Memory Modules ）的设计中并不是这样的。在点对点的方式时，可以很容易 的通过ODT 的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 AD DR/CMD/CNTRL 和一些时钟信号，它们都是需要多点互联的，所以需要选择一 个合适的拓扑结构，图2 列出了一些相关的拓扑结构，其中Fly- By 拓扑结构是 一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（Stub ）。 对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的 短。Fly-By 拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个4 层板上很难实现，需要6 层板以上，而菊花链式拓扑结构在一个4 层板上是容 易实现的。另外，树形拓扑结构要求AB 的长度和AC 的长度非常接近（如图2 ）。 考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的 约束要求，在基于4 层板的DDR3 设计中，最合理的拓扑结构就是带有最少短 线（Stub ）的菊花链式拓扑结构。 对于DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链 式拓扑结构被证明在SI 方面是具有优势的。 对于超过两片的SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑 结构。图3 显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只 有A 和 D 是最适合4 层板的PCB 设计。然而，对于DDR2-800，所列的这些 拓扑结构都能满足其波形的完整性，而在DDR3 的设计中，特别是在