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基于VHDL 数字钟 数字系统课程设计 姓名：周振坤 学号：100341239 专业：计算机科学与技术 基于VHDL 数字钟 一、内容摘要 本次课程设计运用VHDL 语言实现了数字钟的各项基本功能，各个模块均用VHDL 语言 实现。运用语言编写的程序使得我们的思路更加清晰，逻辑关系更加明确。相比较其他系统， 这个数字钟系统比较可靠，并且修改和升级都很灵活。 二、设计内容及要求 数字钟是常见的一种计数装置，以1Hz 的频率工作，其主要功能有以下几个方面： （1）以1Hz 的频率工作，进行计时； （2 ）显示时、分、秒信息。这些显示信息在6 个7 段数码管上完成； （3 ）通过按键设置时、分信息，并且具有复位功能。复位按键可将时、分、秒清零， 并做好重新技术的准备。其他按键还具有预置时、分的功能，分别对当前的时和分信息做递 增设置和递减设置。 （4 ）具有独特的整点报时功能，每当整点来临之前会有3 声较低频率的提示音，整点 到来的时候会有较高频率的整点报时声，会按照在几点来决定发出声响的次数，例如5 点响 5 声，20 点响8 声。 三、系统方案及系统框图 用VHDL 语言编写分频模块和主控制模块，连接输入输出端，在top 电路文件中形成最 终的框架，整体结构清晰严谨。 这里的主控制模块较为复杂，接下来单独来讲。先说说分频模块，这里要分出两种频率 的信号，一个是用于主控制模块中定时时钟所用的1Hz 信号，另一个是扫描时钟所需的1khz 信号。所以这里采用的是利用计数器实现。（理论上是分频1hz 和1khz，实际上没有这样分 频）。 下面是主控制模块的框架结构： 主控制模块中又分为主要的5 个模块 （这里也可以称为进程），按键处理，计时控制， 显示处理，定时时钟，扫描时钟。讲解细节代码的时候再进行详细分析。 · ！这里有一个小的问题出现了，在实际操作的时候发现，显示处理的时候如果仅给 出 “001 ”等这样的输出很容易，但是我们必须要经过译码才可以得到想要的值。所以，我 们决定用3-8 译码器来解决译码的问题，从主控模块中进行分离，从主控制模块中的输出再 经过一个3-8 译码器才是真正的输出。 四、基于VHDL 模块设计及代码分析 一、分频进程分析 process(clkin) begin if rising_edge(clkin) then if(data=3000000) then