第6讲 PFM(脉冲频率调制) 递升的直流-直流 转换器 AB 001的调试.pptVIP

AB001 WAFER TEST PLANAB001 晶圆测试计划 This document is the wafer test plan for AB001 product. It describes the test setup, the test procedures and the test requirement. 这份文件是AB001 产品晶圆测试计划。它描述了测试装备, 测试程序和那测试需求。 AB001 是 PFM(脉冲频率调制) 递升的直流-直流转换器, 转换低一点电平直流输入对直流输出电压的电压比较高的超过那输入电压水平。电路框图如图 1 所示。 Pin Description 引出脚描述 LX 输入 转变引出脚 VOUT 输出 输出电压引出脚 EN 输入 芯片使能引出脚 (高电平有效) 接地 地 地引出脚 EXT 输出 驱动输出引出脚 Table 1. Pin Assignment 引出脚和熔断丝位置 芯片大小是 535um X 514um 不包括划片线。 (包括划片线是 615um X 594um). 引出脚和熔断丝位置在图 2 被显示。 较大的引出脚是外接引出脚 (LX 、 VOUT 、 CE 、 EXT 和接地), 和较小的引出脚是调整引出脚.(TP0-TP6) 有 7条熔断丝。 (F0-F6) 引出脚和熔断丝位置 Fuse Structure 熔断丝结构 调整以前、 RA=1200K 、 RB=1200K, RC=0 ，而且 VREF=1.21V ,因此， VOUT=2.4V。 TEST SETUP 测试装备 测 试 流 程 This test checks the leakage current during power down. Step 1: Set VCE=0, RL=∞. Step 2: Measure IIN and record this value as IIN_IDDQ IDDQ 是指当 CMOS 集成电路中的所有管子都处 于静止状态时的电源总电流。 Step 3: If IIN_IDDQ1.5uA, the device is qualified, otherwise it fails. CMOS 电路具有低功耗的优点，静态条件下由泄漏电流引起的功耗可以忽略，仅在转换期间电路从电源消耗较大的电流。电源电压用VDD表示，Q 代表静态（quiescent) ，则IDDQ 可用来表示MOS电路静态时从电源获取的电流，对此电流的测试称为IDDQ 测试，这是一种应用前景广泛的测试。 针对中小规模集成电路，正常状态时无故障的 电源总电流为 μA 量级；当电路出现桥接或栅源短 接等故障时，会在静态 CMOS 电路中形成一条从正 电源 VDD 到 VSS 地的低阻通路，导致电源总电流超 过 mA 量级。 直到20 世纪80 年代后期，半导体厂商认识到IDDQ 测试是检测芯片物理缺陷的有效方法，IDDQ 测试才被普遍应用, CAD 工具也开始集成此项功能。目前，IDDQ 测试也逐渐与其他DFT结构，例如扫描路径测试、内建自测试、存储器测试等，结合在一起应用。 IDDQ 测试是源于物理缺陷的测试，也是可靠性测试的一部分1996 年SRC (Semiconductor Research Corporation ）认定IDDQ 测试是20 世纪90 年代到21 世纪主要的测试方法之一。IDDQ 测试已成为IC 测试和CAD 工具中一个重要内容，许多Verilog/HDL 模拟工具包含IDDQ 测试生成和故障覆盖率分析的功能。?IDDQ 测试引起重视主要是测试成本非常低和能从根本上找出电路的问题（缺陷）所在。例如，在电压测试中，要把测试覆盖率从80％提高10% ，测试图形一般要增加一倍，而要从95 ％每提高一个百分点，测试图形大约要在前面的基础上提高一倍，但若在电压测试生成中加入少量的IDDQ 测试图形，就可能达到同样的效果。 另外，即使电路功能正常，IDDQ 测试仍可检测出桥接、短路、栅氧短路等物理缺陷。但是IDDQ 测试并不能代替功能测试，一般只作为辅助性测试。IDDQ 测试也有其不足之处，一是前面提到的需要选择合适的测量手段，二是对于深亚微米技术，由于亚阂值元件的增加，静态电流已高得不可区分。; U: I, L6 e3 S??IDDQ 测试的原理就是检测CMOS电路静态时的漏电流，电路正常时静态电流非常小（nA 级），而存在缺陷时（如栅氧短路或金属线短接）静态电流就大得多如果用IDDQ 法测出某一电路的电流超常，则意味着此电路可能存