数字系统设计 实验二报告(计09-1班 姚伟 08093342).docVIP

实验二：时序电路设计 实验目的 熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。 实验任务 任务1：设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 任务2：设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 实验过程 新建一个文件夹，取名second。 输入源程序。 文件存盘，文件名为second，扩展名为.vhd。 创建工程，按照老师要求对软件进行设置。 进行失序仿真，得到仿真图形。 实验程序 任务1： library ieee; use ieee.std_logic_1164.all; entity second is port(clk,d:in std_logic; q:out std_logic); end; architecture bhv of second is signal q1:std_logic; begin process(clk,q1) begin if clkevent and clk =1 then q1=d; end if; end process; q=q1; end bhv; 任务2： library ieee; use ieee.std_logic_1164.all; entity suocun is port (clk,d:in std_logic; q:out std_logic); end; architecture bhv of suocun is begin process (clk,d) begin if clk=1 then q=d; end if; end process; end; 实验结果 任务1： 任务2：