第3讲—数字电子技术—安徽财经大学—电子信息工程2013级2班.pptVIP

5.4 计数器 2．当MN时：必须将多片计数器级联。 1）整体清“0”法或整体置数法 基本思路：先将n片计数器级联组成Nn（NnM）进制计数器，计满M个状态后，采用整体清“0”或整体置数法实现M进制计数器。 2）分解法 基本思路：将M=M1×M2×…Mn，其中M1、M2、…Mn均不大于N，则用n片计数器分别组成M1、M2、…Mn进制的计数器，然后级联即可构成M进制计数器。 芯片级联的方式： ①串行进位方式：以低位片的进位输出信号C作为高位片的时钟输入信号CP 。 ②并行进位方式：以低位片的进位输出信号C作为高位片的工作状态控制信号EP和ET。 5.4 计数器 例：试用74160组成百进制计数器。 串行进位方式（异步计数器） 并行进位方式（同步计数器） 5.4 计数器 例：试用两片74160实现54进制计数器。 解：M=54，74160是具有异步清零、同步置数的十进制计数器。 ①整体置数法 计数：0～53。 5 3 0 1 0 1 0 0 1 1 Q3Q2Q1Q0 5.4 计数器 ②分解法 M=54=6×9，用两片74160分别构成六进制和九进制，然后级联即可。 六进制 九进制 CP CP为秒脉冲(周期为1秒) 24进制计数器 60进制计数器 60进制计数器 a~g 7 7448 7448 7448 7448 7448 7448 QD~QA 秒显示 00~59秒 分显示 00~59分 小时显示 00~23小时 显示译码器 数码管 计数器应用举例－－电子表电路 5.4 计数器 同步时序电路设计过程 5.5 时序逻辑电路的设计 设计要求 原始状态图 (状态表) 最简状态图 (状态表) 状态编码 输出方程 驱动方程 逻辑电路图 状 态 简 化 状 态 分 配 触 发 器 选 型 自 启 动 检 查 逻辑抽象 解:(1)建立原始状态图和状态表 5.5 时序逻辑电路的设计 ① 分析题意， 确定输入、 输出变量。 ② 设置状态。 首先确定有多少种信息需要记忆， 然后对每一种需要记忆的信息设置一个状态并用字母表示。 ③ 确定状态之间的转换关系， 画出原始状态图， 列出原始状态表。 例：设计一个串行数据检测电路，当连续输入3个或3个以上“1”时，电路输出为“1”，其它情况下输出为“0”。 例如： 输入X 101100111011110 输出Z 000000001000110 分析题意，规定如下：  S0： 初始状态， 表示电路还没有收到一个有效的1。 S1： 表示电路收到了一个1的状态。  S2： 表示电路收到了连续两个1的状态。  S3： 表示电路收到了连续三个1的状态。 一、用小规模器件设计时序电路 S0 S1 S2 S3 设电路开始处于初始状态为S0。 1/0 X/Z 1/0 1/1 1/1 0/0 0/0 0/0 0/0 5.5 时序逻辑电路的设计 建立原始状态图 (2)状态化简 凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。等价状态可以合并。 最简状态表 S0=00S1=01S2=10 (3)状态分配 5.5 时序逻辑电路的设计 状态分配是指将状态表中每个状态赋以适当的二进制代码，得到代码形式的状态表（二进制状态表）。 n位二进制数共有2n种不同代码，若需要分配的状态数为M，则 即n为选择的触发器的个数。本例中，M=3，所以取n=2，需2个触发器。 状态表 选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案。 输出方程 状态方程 (4)触发器选型，求时钟、输出、状态、驱动方程 5.5 时序逻辑电路的设计 比较，得驱动方程： 将无效状态11代入输出方程和状态方程计算： 电路能够自启动。 5.5 时序逻辑电路的设计 (5)检查自启动能力，画逻辑电路图 5.5 时序逻辑电路的设计 逻辑电路图： 电路的完整状态转换图： X/Z Q1Q0 例：用JK触发器设计一个3位扭环形计数器。其状态转移关系如图所示。 5.5 时序逻辑电路的设计 000 100 110 111 011 001 Q3Q2Q1 解：①列状态表 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 1