6EDAVHDL设计进阶.pptVIP

EDA 技术实用教程 第 6 章 VHDL设计进阶 6.1 数据对象 6.2 双向和三态电路信号赋值例解 6.3 IF语句概述 6.4 进程语句归纳 6.6 仿真延时 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 6-3. 数控分频器的设计 (1) 实验目的：学习数控分频器的设计、分析和测试方法。 (2) 实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例6-20所示。 (3) 分析：根据图6-21的波形提示，分析例6-20中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用，并画出该程序的RTL电路图。 图6-21 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns) 6.2.2 双向端口设计 例6-12错误的综合结果图（Synplify综合）， 有三个输入端悬空 6.2 双向和三态电路信号赋值例解 【例6-13】 （注：MaxplusII不支持本例）正确的三态总线电路设计 library ieee; use ieee.std_logic_1164.all; entity tri2 is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end tri2; architecture body_tri of tri2 is begin q = datain1 when ctl=00 else (others =Z) ; q = datain2 when ctl=01 else (others =Z) ; q = datain3 when ctl=10 else (others =Z) ; q = datain4 when ctl=11 else (others =Z) ; end body_tri; 6.2 双向和三态电路信号赋值例解 6.2.3 三态总线电路设计 6.2.2 双向端口设计 例6-13正确的综合结果图（Synplify综合） (1) IF 条件句 Then 顺序语句 END IF ; (2) IF 条件句 Then 顺序语句 ELSE 顺序语句 END IF ; (3) IF 条件句 Then IF 条件句 Then ... END IF END IF (4) IF 条件句 Then 顺序语句 ELSIF 条件句 Then 顺序语句 ... ELSE 顺序语句 END IF 【例6-14】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts IS PORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BOOLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 6.3 IF语句概述 输 入 输 出 din0 din1 din2 din3 din4 din5 din6 din7 output0 output1 output2 x x x x x x x