数字逻辑（第七章 中、大规模集成电路及逻辑设计）.ppt

* FA D 1 0 CP X1 X2 Z y Y 二进制串行加法器。 7.1并行二进制加法器 并行二进制加法器 s4 s3 s2 s1 A4 A3 A2 A1 B4 B3 B2 B1 C4 C0 例1 试采用四位全加器完成 8421BCD码到余 3 代码的转换。 解 由于 8421BCD码加 0011 即为余 3 代码，所以其转换电路就是一个加法电路。 用全加器构成8421BCD码到余3代码的转换电路 （0011） 例 2 试用全加器构成二进制减法器。 解 因为A-B=A+B+1 因此利用“加补”的概念，即可将减法用加法来实现， 全加器实现二进制减法电路 7.2 二进制译码器 一位二进制数可表示“0”和“1”两种状态，n位二进制数则有2n种状态。2n种状态能表示2n个数据和信息。 三变量译码器 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3-8译码器 (1) 二进制译码器——变量译码器。 三位二进制译码矩阵 译码表 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A B C 0 1 2 3 4 5 6 7 自然数 N 与非门构成的三位二进制码译码器（3-8译码器） 7.2.2 集成译码器 集成译码器与前面讲述的译码器工作原理一样， 但考虑集成电路的特点，有以下几个问题。 ① 为了减轻信号的负载，故集成电路输入一般都采用缓冲级，这样外界信号只驱动一个门。 ② 为了降低功率损耗，译码器的输出端常常是反码输出， 即输出低电位有效。 ③ 为了便于扩大功能，增加了一些功能端，如使能端等。 集成3-8译码器(74LS138)的电路图和逻辑符号 特点：当E1=1,E2=E3=0时，译码器处于工作状态。E1=0,E2 或E3有一个为1时，译码器处于禁止状态。 3 - 8译码器扩大为 4 - 16 译码器 用三变量译码器构成四变量译码器 当D=0时，(Ⅰ)片工作， (Ⅱ)片禁止， 输出由(Ⅰ)片决定 当D=1 时， (Ⅰ)片禁止， (Ⅱ)片工作， 输出由(Ⅱ)片决定，其关系如下： 例13 用译码器设计两个一位二进制数的全加器。解 由表 4 - 8(全加器真值表)可得 图 4 – 44 用 3-8 译码器组成全加器 译码器的应用 译码器除了用来驱动各种显示器件外， 还可实现存贮系统和其它数字系统的地址译码、 组成脉冲分配器、程序计数器、代码转换和逻辑函数发生器等 7.3 数据选择器及多路分配器 图 4 – 49 数据选择器框图及开关比拟图 (a) 数据选择器逻辑符号； (b) 单刀多路开关比拟数据选择器 1. 数据选择器 图 4 – 50 四选一MUX 由图 4 - 50(b)可写出四选一数据选择的输出逻辑表达式： 表 4 – 15 功能表 0 D0 D1 D2 D3 × D0~D3 D0~D3 D0~D3 D0~D3 1 0 0 0 0 × × 0 0 0 1 1 0 1 1 F D E A1 A0 输出 数据 选通 地址