eda课设附录程序及仿真.docVIP

附录一 分频模块及源程序 module clk(clk_25M,clk1,reset);// 端口的定义 input clk_25M,reset;// 总的时钟是25M output clk1;//分频后输的时钟 reg clk1; reg [31:0] count;//32位的计数器 always@ (posedge clk_25M or negedge reset)//异步复位 begin if(!reset) begin clk1=d0; count=32d0; end else if(count==32d12500_000)// 判断计时器记到了12500_000吗 begin count=32d0;//计到 12500_000计数器清零 clk1=~clk1;//输出的时钟取反 end//end begin else count=count+1d1;// 没计到25000_000计数器加一 end//end always endmodule // 结束分频模块 附录二 计程部分 计程模块 从波形图可以看出在时钟的控制下，当reset为高电平且start为高电平的时候distance开始计数，当计