实验七、八频率计设计.docVIP

实验七 四位十进制频率计的设计 一、实验目的 掌握计数器的设计方法； 学习较复杂的数字系统的设计方法； 掌握实现时钟上升沿的设计方法。 二、设计要求 1、编写4位十进制计数器的VHDL源程序； 2、进行编译、引脚锁定、下载测试； 3、进行频率计仿真波形的测试与分析； 写出设计性实验报告。 三、设计提示 图1 四位十进制频率计顶层文件原理图 实验原理提示：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，如图1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。其工作时序波形如图2。 图2 频