原创力文档- 1、本文档共55页，其中可免费阅读17页，需付费180金币后方可阅读剩余内容。
- 2、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。
- 3、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
- 4、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。
查看更多
“双击”打开QuartusII工程界面：
选择“New Project Wizard”新建QuartusII工程：
打开新的对话框如下：
选择工程要存放的路径或文件夹：
在第二栏输入工程名：
单击“Next”进入下一界面：
单击“Next”进入下一界面：
单击“Next”进入下一界面：
单击“Next”进入下一界面：
单击“Finish”进入下一界面：
新建“分频器”文件：
选择“Verilog HDL File”项：
点击“OK”：
输入代码：
module div(iClk,Clk);
input iClk;
output Clk;
reg Clk;
reg [12:0] Count;
a
文档评论（0）