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实验二 文本输入方式设计数字逻辑电路 一、实验目的： 掌握VHDL语言的基本语法和设计文件的基本结构。 掌握组合逻辑电路的特性及设计和调试方法。 掌握时序逻辑电路的特性及设计和调试方法。 掌握常用的组合逻辑电路和时序逻辑电路的设计方法。 二、实验的硬件要求： EDA/SOPC实验箱。 计算机。 三、实验原理 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 1、组合逻辑电路 ①组合逻辑电路的定义 通常组合逻辑电路可以用图1.1所示结构来描述。其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm为输出信号。输入和输出之间的逻辑函数关系可用式1.1表示： ②组合逻辑电路的设计方法 组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。 在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。组合电路的基本设计步骤可用图1.2来表示。 ③组合逻辑电路的特点及设计时的注意事项 a)组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。（实际电路中还要考虑器件和导线产生的延时）。 b)组合逻辑电路设计时应尽量避免直接或间接的反馈，以免出现不确定的状态或形成振荡。如右图设计的基本触发器，当输入~S、~R从“00”变为“11”时，无法确定Q和~Q的值。 c)组合逻辑电路容易出现“毛刺”，这是由于电路“竞争－冒险”产生的。如图1.3所示，图中与门的两个输入分别由信号 A 经过不同路径传递而来。按照理想情况分析，电路输出端应该始终为 L=A ·~A =0。考虑到信号在逻辑门中的传输延迟，~A 到达与门输入端的时间始终落后于 A。图 3.2-1（b）的波形显示，信号 A的四次变化都产生了竞争。但这四次竞争引起的结果是不一样的。第一次和第三次竞争造 成输出错误，第二次和第四次竞争则没有造成输出错误。换言之，只有第一次和第三次竞争引起了冒险，产生了尖峰干扰。 由于“毛刺”的影响，应避免使用组合逻辑电路直接产生时钟信号，也应避免将组合逻辑电路的输出作为另一个电路的异步控制信号。 d)用VHDL描述组合逻辑电路时，所有的输入信号都应放在敏感信号表中。 e)用IF语句和CASE语句描述电路分支时，一定要列举出所有输入状态（一般在最后加上“else”或“when others”分支），否则在综合时将引入LATCH，使电路输出出现延时。 2、时序逻辑电路 ①时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 ②同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 a)明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； b)找出所有可能的状态和状态转换之间的关系； c)根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，（M为状态数；n为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 ③时序逻辑电路的特点及设计时的注意事项 a)时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 b)时序逻辑电路一般容易消除“毛刺”。 c)用VHDL描述时序逻辑电路时，一般只需将时钟信号和异步控