64位高性能CPU中乘法器单元的设计与实现 毕业论文.doc

64位高性能CPU中乘法器单元的设计与实现 摘要 随着工艺水平的发展，集成电路设计向着速度更快，面积更小的方向稳步发展着。处理器作为集成电路设计产品的代表，更是需要体现出这种发展趋势。乘法器是现代微处理器芯片中的关键部件，其主要设计思想，就是在结构复杂度和电路类型，以及速度和面积之间进行均衡。 本文以此为基本出发点，首先对基4的改进Booth算法给出详细的推导，产生的部分积数目较传统的Booth算法减半，为后续的设计减小了压力。然后，本文研究乘法器的核心部分——部分积压缩器的树型结构，并对用于压缩部分积的各种加法阵列结构进行分析和比较，提出一种以CSA和4-2压缩器共同作为基本加法单元的混合电