(微机原理与接口技术知识)chapter0980868088硬件特性.ppt

第 9 章 8086/8088 硬件特性;2;;电源要求;直流特性; /RD:读信号, 当它为逻辑0时，数据总线接收来自存储器或与系统相连的I/O设备的数据 在“保持响应”期间，该引脚为高阻抗状态 READY: 就绪输入信号，用于在微处理器时序中插入等待状态。若该引脚被置为逻辑0，则微处理器进入等待状态并保持空闲 INTR: 中断请求信号，用来申请一个硬件中断。当 IF= 1时,若INTR保持高电平，则8086/8088在当前指令执行完毕后就进入中断响应周期(INTA变为有效) ;/TEST:这是一个测试输入信号，用WAIT指令来测试 若/TEST 为逻辑0，则WAIT指令的功能相当于NOP空操作指令 若/TEST为逻辑1，则WAIT指令重复测试TEST引脚 该引脚大多与8087算术协处理器相连 NMI:非屏蔽中断输入信号，NMI中断不必检查IF标志位是否为1 中断输入使用中断向量2 ;RESET:复位 输入信号。若该引脚保持4个时钟周期以上的高电平，则导致微处理器复位 一旦8086或8088复位，则它从存储单元FFFF0H开始执行指令，并使IF标志位清零，禁止中断 CLK: 时钟引脚，为微处理器提供基本的定时信号 时钟信号占空比必须为33%(即时钟周期的1/3为高电平，而2/3为低电平) ;Vcc:电源输入提供+5.0V, ±10% GND:接地引脚接地 MN/MX:最小/最大模式引脚，为微处理器选择最小模式或最大模式工作方式 BHE/S7:高8位总线允许引脚，用在8086中。在读操作或写操作期间允许高8位数据总线D15-D8有效 状态位S7始终为逻辑1 ;最小模式引脚;WR:写选通信号，指示8086/8088正在输出数据给存储器或I/O设备 在WR 为逻辑0期间，数据总线包含给存储器或I/O设备的有效数据 在“保持响应”期间，该引脚为高阻抗状态 INTA:中断响应信号，响应INTR输入 该引脚常用来选通中断向量号以响应中断请求 ALE: 地址锁存允许 ，表明8086/8088的地址/数据总线包含地址信息 在“保持响应”期间，ALE不会被浮置;DT/R:数据传送/接受信号，表明微处理器数据总线正在传送(DT/R= 1)或接受(DT/R= 0)数据 该信号用来允许外部数据总线缓冲器 DEN:数据总线允许用来激活外部数据总线缓冲器 ;HOLD:保持输入信号，用来请求直接存储器存取 (DMA) 若HOLD信号为逻辑1，微处理器停止执行软件，并将其地址、数???、控制总线置成高阻抗状态 HLDA:保持响应信号，指示8086/8088已进入保持状态 ;SS0:8088微处理器状态线 该信号IO/M及DT/R组合在一起,译码当前总线周期的不同功能;最大模式引脚;RQ/GT1和RQ/GT0:请求/同意 在最大模式下请求直接存储器存取(DMA) 都是双向的，既可以用于请求DMA操作，又可用于同意DMA操作 LOCK:锁定输出信号，用来锁定外围设备对系统总线的控制权 该引脚通过在指令前加前缀LOCK激活;QS1和QS0:队列状态位，表明内部指令队列的状态 这些引脚被算术协处理器(8087)访问;时钟产生器 (8284A);8284A除了提供频率恒定的时钟信号外，还对准备好信号READY和复位信号RESET进行同步。外界的准备好信号RDY输入到8284A，被同步的准备好信号READY从8284A输出；外界的复位信号/RES输入到8244A，被同步的复位信号RESET从8284A输出。这样，从外部来说，这两个信号可在任何时候发出，但是经过8284A后，在时钟的下降沿处，使READY和RESET有效。 ;引脚功能;ASYNC:就绪同步选择输入为RDY1和RDY2输入选择一级同步方式或二级同步方式 X1和X2:晶体振荡器引脚，与外部晶体相连，作为时钟产生器及其所有功能的定时源 F/C: 频率/晶体选择输入，为8284A选择时钟源 若该引脚保持高，则一个外部时钟提供给EFI输入引脚 若该引脚保持低电平，则由内部振荡提供定时信号 EFI:外部频率输入， 当F/C引脚为高电平时使用 ;CLK:时钟输出引脚，为8086/8088微处理器及系统中其他器件提供时钟输入信号 CLK引脚的输出信号是晶体或EFI输入频率的1/3 其占空比为33%，这是8086/8088所要求的 PCLK:外围设备时钟信号，其频率为晶体或EFI输入频率的1/6，其占空比50% PCLK输出为系统中的外围设备提供时钟信号;OSC:振荡器输出是一个TTL电平，其频率与晶体或EFI输入的频率相同 OSC输出在某些多处理器系统中为其他8284A时钟产生器提供EFI输入 RES:复位输入 ，对8284A是低电平输入有效 RES引脚常与一个RC网络相连，以提供上电复位 RESET: 复位