《数字电子技术知识教程》课件项目五 时序逻辑电路.pptVIP

项目五 时序逻辑电路 ……抢答器计时电路的设计 ;1、时序电路的特点;2、时序电路逻辑功能的表示方法;3、时序电路的分类;电路图;3;4;5;例;2;3;4;例;2;3;4;5.3 计数器;按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。 按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。 同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。;5.3.1 二进制计数器 ;例 JK触发器构成的3位异步二进制加法计数器（用CP脉冲下降沿触发） ① 电路组成 ;② 工作原理 ; 3位二进制加法计数器状态转换表 ;④ 时序图 ;⑤ 状态转换图 ;⑥ 结论;例 由D触发器构成的3位异步二进制加法计数器（用CP脉冲上升沿触发）;（2）异步二进制减法计数器 ;例 由JK触发器组成的3位异步二进制减法计数器（用CP脉冲下降沿触发）;3位二进制减法计数器状态表 ;3位异步二进制减法计数器的状态转换图 ; 异步二进制计数器的构成方法可以归纳为： N位异步二进制计数器由N个计数型（T′）触发器组成。 若采用下降沿触发的触发器 　 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 若采用上升沿触发的触发器 　 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。 ;异步计数器的特点： 异步计数器的最大优点是电路结构简单。其主要缺点是：由于各触发器翻转时存在延迟时间，级数越多，延迟时间越长，因此计数速度慢；同时由于延迟时间在有效状态转换过程中会出现过渡状态造成逻辑错误。 基于上述原因，在高速的数字系统中，大都采用同步计数器。; 2.同步二进制计数器 （1）二进制同步加法计数器 　 设计思想： 　　① 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。 　　② 应控制触发器的输入端，可将触发器接成T触发器。 　　 当低位不向高位进位时，令高位触发器的T＝0，触发器状态保持不变； 　　 当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。 ; ③当低位全1时再加1，则低位向高位进位。 　1＋1＝10 　11＋1＝100 　111＋1＝1000 　1111＋1＝10000 　…… 　可得到T的表达式为：;4位二进制加法计数器的状态转换表;4位同步二进制加法计数器的时序图 ;4位同步二进制加法计数器 ;（2）同步二进制减法计数器; ③触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位。 10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111 　…… 　可得到T的表达式为： ;4位二进制减法计数器的状态转换表;（3）同步二进制可逆计数器 　　将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。 S为加／减控制端 S=1时，加法计数 S=0时，减法计数;5.3.2 十进制计数器; 下图是两个异步十进制计数器的逻辑电路图，从图中可见，各触发器的时钟脉冲端不受同一脉冲控制，各个触发器的翻转除受J、K端控制外还要看是否具备翻转的时钟条件。; (2)写出驱动方程 J1=Q3, K1=1; J2=1,K2=1; J3=Q2Q1,K3=1; J0=1,K0=1 (3)写出次态方程此时要特别注意各触发器次态变化的时刻 Q1n+1= Q3Q1 CP1↓ Q2n+1 = Q2 CP2↓ Q3n+1 = Q3Q2Q1 CP3↓ Q0n+1 =Q1 CP0 ↓ (4)列出状态转换表 ;图(a)的状态转换表 ; 由上表可画出图(a)的时序图和状态转换图。由转换图可知该电路是具有自启