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选择填空 下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合 请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程： A → ______ → _____ → _______ → D → _______ PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构： FPGA 基于 _________ CPLD 基于 _________ 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。 对于A. FPGA B. CPLD 两类器件： 一位热码 状态机编码方式 适合于 _______ 器件； 顺序编码 状态机编码方式 适合于 ________ 器件； 下列优化方法中那两种是速度优化方法：______、____ A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化 单项选择题： 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，______是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关； 嵌套的IF语句，其综合结果可实现______。A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。A. idata = ;B. idata = b”0000_1111”;C. idata = X”AB”;D. idata = B”21”; 在VHDL语言中，下列对时钟边沿检测描述中，错误的是_____。A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) then C. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_____ A. ROM B. CPLD C. FPGA D.GAL 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。 A. CPLD是基于查找表结构的可编程逻辑器件； B. CPLD即是现场可编程逻辑器件的英文简称； C. 早期的CPLD是从GAL的结构扩展而来； D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构 11.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是正确的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件. B. 综合是纯软件的转换过程，与器件硬件结构无关； C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的； 12． IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。 A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B. 提供设计的最总产品----模型库； C.以网表文件的形式提交用户，完成了综合的功能块； D. 都不是。 13.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→ 适配→__________→编程下载→硬件测试。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定 A．③① B. ⑤② C.④⑤ D. ①②