可编程逻辑器件原理、开发和 与应用 第5章 Lattice新型可编程逻辑器件.pptVIP

第5章 Lattice新型可编程逻辑器件 ;　　Lattice半导体公司(Lattice Semiconductor Corporation，简称Lattice公司)是世界著名的可编程器件厂商，它长期致力于高性能可编程逻辑器件及相关软件的设计、开发和销售。Lattice可编程器件普遍采用其发明的E2 (电可擦除、电可编程)CMOS工艺和ISP(In System Programmable，在系统可编程)技术，具备兼容IEEE 1149.1标准的在系统可编程性和边界扫描可测试性，支持用户直接对安装在电路板上的该类器件进行编程、再编程以及功能与连通性测试，从而在产品的整个生命周期中获得许多利益和方便(参见图5.1)。 ;图5.1 ISP器件及技术的主要优点 ;　　目前，该公司已研制并改进了一系列ISP器件(包括SPLD、CPLD、ispXPLD、FPGA、FPSC)、软件及相关产品，为用户提供了全面的可编程逻辑设计与开发解决方案。它所提供的ispLEVER设计工具简单易用且支持所有的Lattice可编程逻辑器件，而品种丰富的评估套件/评估板也非常便于用户评估其设计实现，从而加速了其产品开发进程。 　　由于篇幅所限，本章将概述高密度Lattice可编程逻辑器件的分类、构成及主要特点，并集中简述支撑其先进特性的主要关键技术及其基本原理。读者也可登录Lattice公司的网站(http://www.L/products/default.htm或http://www.L/products)，免费地获取更多、更新的信息、资料以及ispLEVER设计工具。(本章部分内容即参考或取材于该网站，特此说明并致谢。);5.2 CPLD器件系列简介 ;　　如图5.2所示，MachXO系列器件的四周是可编程I/O单元(PIO)，中间是逻辑块阵列以及仅部分器件具有的sysCLOCK锁相环(PLL)和sysMEM嵌入式块存储器(EBR)。逻辑块以行、列形式排列；EBR块位于逻辑阵列左边的列中；PIO分布在器件的外围，利用灵活的sysIO缓冲器支持各种接口标准。它们均连接到许多垂直的、水平的布线通道资源，具体的连接则留待布局和布线软件工具予以自动地分配。 ;　　MachXO系列器件的核心是两种逻辑块：可编程功能单元(PFU)和无RAM的可编程功能单元(PFF)。PFU包含用于逻辑、算法、分布式RAM/ROM和寄存器的积木块；PFF包含用于逻辑、算法、ROM的积木块。经过优化的PFU和PFF能够灵活、有效地实现复杂的设计。这些逻辑块以二维的阵??形式分布，其中每一行中的积木块均属于同一种类型。 ;　　每个PFU/PFF有53个输入、25个输出，所有与它们的互连都来自布线区。如图5.3所示，每个PFU/PFF又由四个互连的Slice组成。如图5.4所示，每个Slice有两个LUT4查找表，其输出送入两个寄存器--可以将其编程为触发器或者锁存器模式。LUT与相关的逻辑组合在一起，可形成LUT5、LUT6、LUT7和LUT8(依次为5、6、7、8输入查找表)。由器件中的控制逻辑执行Set/Reset功能(可编程为同步、异步模式)、时钟选择、片选和多种RAM/ROM功能。每个Slice有14个输入信号，其中13个来自布线区，1个来自邻近的Slice或PFU的进位链。它还有7个输出，其中6个送至布线区，1个送至邻近PFU的进位链。Slice内的寄存器可配置成正/负和边沿/电平时钟。PFU中的每个Slice都能实现逻辑、行波、RAM和ROM四种模式；PFF中的Slice可实现除RAM外的其余三种模式。 ;　　在时钟/控制分布网络方面，MachXO提供了下列全局信号：四个主时钟和四个次级时钟。主时钟信号由四个16:1多路器产生，其来源是双功能时钟引脚、内部布线信号和PLL输出；四个次级时钟由四个16:1多路器产生，其来源是双功能时钟引脚和内部布线。 ;图5.2 MachXO(1200)器件结构示意图 ;图5.3 PFU的结构 ;图5.4 Slice的内部逻辑示意图 ;　　MachXO系列器件中所有的I/O被分组管理。每个器件中I/O组(Bank)的个数(八个、四个或两个)因其型号而异。各个I/O组的I/O缓冲器的类型有所不同，且有着自己独立的VCCIO，可以支持不同的I/O标准。此外，该系列器件还具有下列主要特点： 　　(1) 具有CPLD的传统优点。主要包括：非易失、无限可重构；瞬时上电(时间小于1 ms)；单片工作，无需外部配置存储器；极佳的设计安全性，无配置位流可截取；管脚至管脚延时可达3.5 ns的高速、可预测性能。 　;　　(2) 独具TransFR(Transparent Field Reconfiguration)技术，允许在现场使逻辑升级而不干扰应用系