数字电子技术知识第四章组合逻辑电路.ppt

第四章 组合逻辑电路 ; 组合逻辑电路的分析过程如下： (1) 由给定的逻辑电路图， 写出输出端的逻辑表达式；  (2) 列出真值表； (3) 从真值表概括出逻辑功能； (4) 对原电路进行改进设计， 寻找最佳方案(这一步不一定都要进行)。; 例 1 已知逻辑电路如图 4 - 2 所示，分析其功能。; 解 第一步：写出逻辑表达式。由前级到后级写出各个门的输出函数(反过来写也可以)。 ;表 4 – 1 例 1 真值表 ; 第二步： 列真值表。 真值表如表 4 - 2 所示。 第三步： 功能描述。 由真值表可看出， 这就是一个二变量的异或电路。 第四步： 改进设计。卡诺图如图 4 - 4 所示。由重新化简看出，原电路设计不合理， 应改进， 用一个异或门即可。 ;表 4 – 2 例 2 真值表 ;图 4 – 4 例 2 化简后重新设计逻辑图 ;例 3 分析图 4 - 5 所示电路。 ;解 由图可得; 由式(1)和式(2)列出真值表如表4-3所示。由真值表可看出这是两个一位二进制的加法电路。A为被加数，B为加数，Ci为低位向本位的进位位。S为三位相加的和数，C i+1是本位向高位的进位位。该电路又称为全加器。 ;4.2 组合逻辑电路的设计 电路设计的任务就是根据功能设计电路。一般按如下步骤进行： (1) 将文字描述的逻辑命题变换为真值表，这是十分重要的一步。作出真值表前要仔细分析解决逻辑问题的条件， 作出输入、输出变量的逻辑规定，然后列出真值表。 (2) 进行函数化简， 化简形式应依据选择什么门而定。  (3) 根据化简结果和选定的门电路， 画出逻辑电路。; 例 4 设计三变量表决器，其中A具有否决权。 解 第一步：列出真值表。 设A、B、C分别代表参加表决的逻辑变量，F为表决结果。对于变量我们作如下规定：A、B、C为 1 表示赞成， 为 0 表示反对。F=1 表示通过，F=0 表示被否决。真值表如表 4 - 4 所示。 第二步： 函数化简。 我们选用与非门来实现。画出卡诺图，其化简过程如图 4 - 6(a)所示，逻辑电路如图4 - 6(b)所示。 ;图 4 – 6 例 4 化简过程及逻辑图 ;表 4 – 4 例 4 真值表 ; 例 5 设计一个组合电路，将 8421BCD码变换为余 3 代码。 解 这是一个码制变换问题。由于均是BCD码，故输入输出均为四个端点，其框图如图 4 -7 所示。按两种码的编码关系，得真值表如表 4 - 5 所示。 ;表 4 – 5 8421BCD码变换为余 3 代码真值 ; 由于8421BCD码不会出现1010~1111这六种状态，故当输入出现这六种状态时，输出视为无关项。化简过程如图 4 - 8 所示。图 4 - 9 是转换电路的逻辑图，化简函数为： ;图 4 – 8 例 5 化简过程 ;图 4 – 9 例 5 逻辑图 ;4.3 常用中规模组合逻辑部件的原理和应用 ;4.3.1 半加器与全加器 ;表 4 – 7 半加器真值表 ;图 4 – 11 半加器逻辑图 ;2. 全加器设计 ;表 4 – 8 全加器真值表 ;函数变换过程如下： ;由Si、C i+1式组成的逻辑电路如图4 - 13 所示。 ;图 4 – 14 用与或非门组成全加器 ;3. 多位二进制加法 ;*(2) 超前进位。 ;这样可得各位进位信号的逻辑表达式如下： ;图 4 – 16 74LS283 逻辑图与 引脚图 (a) 逻辑图； (b) 引脚图 ;图 4 - 16 中S0~S3表达式可经变换化简而得，以S1为例， ;图4-17 74LS182逻辑图 及引脚图 (a) 逻辑图； (b) 引脚图 ;4. 全加器的应用 ; 例 7 试用全加器完成二进制的乘法功能。 解 以两个二进制数相乘为例。乘法算式如下： ;图 4 – 19 利用全加器实现二进制的乘法 ; 例 8 试用四位全加器构成一位 8421 码的加法电路。 解 两个 8421 码相加，其和仍应为8421 码，如不是 8421 码则结果错误。如 ; 产生错误的原因是 8421BCD码为十进制，逢十进一， 而四位二进制是逢十六进一，二者进位