硬件描述语言与FPGA设计技术知识第6章 宏功能模块与IP应用.ppt

6.4.2读取ROM中的波形数据 从FPGA中ROM读取的波形数据 6.4.3 ROM写入数据 ROM数据修改后SignalTap II的釆样波形 6.5 IP核NCO数控振荡器设计 基于Quartus II和DSP Builder的MegaCore有多种，如FIR数字滤波器、FFT离散 信号快速傅里叶变换器、NCO数控振荡器（可作为实现DSP、数字调制解调器、FSK 的重要部件），PCI总线核、CSC色彩格式变换器核（用于电视与VGA色彩编码方式相 互变换）、Viterbi译码器（最大相似译码器，用于对卷积码的解码）IP核等。 下面以数控振荡器NCO（Numerically Controlled Oscillators）核的设置使用为例，介绍利用Quartus II使用IP核的方法。 IP核NCO选择界面 IP核NCO选择界面 NCO参数设置窗 NCO Implementation参数设置窗 6.5.4生成仿真文件 6.5.5加入IP授权文件 加入NCO授权文件和Quartus II授权文件。这里设授权文件位置路径：C:\altera\90\license.DAT。有了授权文件，在Option对话框的Licensed AMPP/MegaCore functions 栏中可以看到FIR、PCI、NCO等IP的授权码，这样就可以编译出能够写Flash的SOF文件。也可以先转变为间接配置编程文件写入EPCS Flash。 6.5.6编译与功能检测 NCO32模块的测试电路 嵌入式逻辑分析仪测试波形 6.6 LPM嵌入式锁相环设计 Altera 的FPGA器件CycloneII/III/IV及StraixII/III/IV等系列中含有高性能的嵌入式模拟锁相环,其性能远优于普通数字锁相环。这些锁相环PLL可以与一输入的时钟信号同步，并以其作为参考信号实现锁相，从而输出一至多个同步倍频或分频的片内时钟，以供逻辑系统应用。与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，减少片外干扰；还可以改善时钟的建立时间和保持时间，是系统稳定工作的保证。 6.6.1建立嵌入式锁相环元件 设置锁相环输入参考时钟inclk0为20MHz 选择控制信号 选择输出频率c0为0.00258MHz * * 第6章 宏功能模块与IP应用 LPM是Library of Parameterized Modules（ 参数可设置模块库）的缩写，Altera提供的可参数化宏功能模块和LPM函数均基于Altera器件的结构做了优化设计。在许多实际情况中，必须利用宏功能模块才可以使用一些Altera特定器件的硬件功能。例如各类片上存储器、DSP模块、LVDS驱动器、嵌入式PLL以及SERDES和DDIO 电路模块等。这些可以以图形或硬件描述语言模块形式方便调用的宏功能块，使得基于EDA技术的电子设计的效率和可靠性有了很大的提高。 6.1 LPM存储器设计 接下页 6.1.1 ROM模块设计 1建立初始化数据文件 初始化数据文件即写入ROM中的波形数据文件。QuartusII能接受的LPM_ROM模块中的初始化数据文件的格式有两种： Memory Initialization File（.mif）格式 Hexadecimal （Intel-Format）File（.hex）格式。 实际应用中只要使用其中一种格式的文件即可。 （1）建立.mif格式文件 Quartus II mif文件编辑器 mif文件 （2）选择ROM控制线、地址线和数据线。 （3）选择指定路径上的文件sin2.mif。 在图 6-8 的 “Do you want to...” 栏选择 “Yes，use this file for the memory content data” 项，并按Browse钮，选择指定路径上的文件sin2.mif。 设计完成的LPM_ROM模块 6.1.2 RAM模块设计 选择LPM_RAM宏功能块并指定存放路径和文件名 RAM模块的仿真波形 6.1.3 FIFO(先进先出存储器)模块设计 首先新建目录，然后编辑FIFO模块 定制完成后，直接测试可进行以下操作 退出定制界面，file--new,调入定制的文本文件（VHDL）--save as(这样可方便生成工程) --产生工程，以下过程与新建project相同 FIFO模块的仿真波形 6.2 DSP模块构建乘法器 乘法器仿真波形 6.3 正弦信号发生器设计 作为LPM_ROM的应用实例，利用前面设计完成的LPM_ROM构成一个正弦信号发生器。正弦信号发生器的结构由四个部分组成： （1）计数器或地址发生器（这里选择7位）。 （2）正