第五章第5章 应用LPM函数方法设计三十二位二进制加法器 《EDA技术知识》PPT .pptVIP

图5-24 定制一个新的宏功能模块 返 回 下一页 上一页 在图5-26中，设定dataa和datab总线的宽度，这单根据需要选择32。在操作模式选择中选择Addition Only(只完成加法)。单击Next按钮进入下一步，如 图5-27所示。 在图5-27中，设定dataa, datab输入端口是否为常数。此处根据题目要求选择“No,both values vary(不，所有的值都是变化的)，单击Next按钮进入下一步，如图5-28所示。 在图5-28中，设定进位输入端和借位、溢出输出端。此处根据需要选择进位输入端和借位输出端，如图5-29所示。 在图5-29中，可以选择增添时钟、异步清零端等。此处根据要求不增添任何端口，选择NO。 §5.3 相关技术基础知识与基本技能 下一页 上一页 单击Next按钮进入下一步，如图5-30所示。 图5-30是产生仿真模型文件。单击Next按钮进入下一步，其界面如图5-31所示。 单击Finish按钮，完成本次宏功能模块的定制。此时，在E:\ project \add32文件夹中已存在一个add32.vhd的文件(既可以用于原理图编辑也可以用于顶层文件的实例化)。直接编译此文件，编译报告如图5-32所示。 其功能仿真报告如图5-33所示。 通过对比发现，为达到同样的设计要求，使用LPM函数进行设计通常是占用逻辑单元最示方法。 §5.3 相关技术基础知识与基本技能 下一页 上一页 下面再介绍一个常用的LPM函数的使用方法。 【例5.4】在QuartusⅡ中定制一个锁相环PLL元件。 解析: QuartusⅡ中的锁相环函数也称为嵌入示锁相环，因为只有在Cyclone和Stratix等系列的FPGA中才含有该锁相环。这种该锁相环可以与输入的时钟信号同步，并以此作为参考信号实现锁相，从而输出一个或多个同步倍频或分频的片内时钟，以供逻辑系统使用。这种系统片内时钟与外来时钟相比，可以减少时钟延时、变形及片外十扰，还可以改善时钟的建立时间和保持时间Cyclone系列器件中的锁相环能对输入的时钟相对某一输出时钟同步乘以或除以一个因子，并提供任意移相和输出信号占空比。 §5.3 相关技术基础知识与基本技能 其定制步骤如下: 在Quartus Ⅱ主窗口Tools菜单中选择MegaWizard Plug-In Manager命令，选择Create a new custom megafunction项，定制一个新的宏功能模块。单击Next后，在左栏选择I/O项下的ALTPLL，再选择Cyclone和 VHDL语言方式，最后在Browse下的栏中输入输出文件保存的路径: E: \quartus \pll\p11100，单击Next后弹出如图5-34所示对话框。 在图5-34中，设定PLL的参考时钟频率为20 MHz，然后单击Next，弹出如图5-35所示对话框，在该对话框中选择合适的输入/输出引脚。 下一页 上一页 §5.3 相关技术基础知识与基本技能 单击Next后，弹出如图5-36所示对话框，在该对话框中选择Use this clock并选择第一个输入时钟c0相对输入时钟的倍频因子为5，即c0的片内输出为100MHz，时钟相移和占空比不变。 单击Next后，弹出如图5-37所示对话框，在该对话框中选择Use this clock，并选择第一个输入时钟c0相对输入时钟的倍频因子为6，即c0的片内输出为120MHz，时钟相移和占空比不变。 定制完该模块后对其进行仿真，其仿真波形如图5-38所示。 返 回 上一页 §5.3 相关技术基础知识与基本技能 §5.4 本章小结 本章通过三十二位加法器的项目设计，对LPM函数的概念和分类、LPM函数在原理图输入法和VHDL程序中的应用进行详细讲解。同时通过原理图直接输入法、VHDL语言输入法的比较，得出应用LPM函数设计能尽可能地减少逻辑资源的占用、使用较直观、程序较为简单等优点。现将本章要点总结如下: 下一页 返 回 §5.4 本章小结 上一页 图5-1 原理图设计法示意图 返 回 图5-2 VHDL语言设计原理图 返 回 图5-3 LPM函数设计原理 返 回 图5-4 三十二位加法器原理图 返 回 图5-5 八位加法器组合成三十二 位加法器的编译报告 返 回 图5-6 八位加法器组合成三十二 位加法器的功能仿真图 返 回 图5-7 选择lpm_add_sub宏函