(Verilog HDL数字设计)第3章VerilogHDL常用建模方法.ppt

第3章 Verilog HDL常用建模方法 3.1 建模方法引例 3.2 结构化形式建模 3.3 数据流级建模 3.4 行为级建模 3.5 小结 3.1 建模方法引例 【例3-1】 设计实现一个3人判决电路，当3个人中有2人或者超过2个人同意，则表决结果为通过；否则表决结果不通过。 3.1 建模方法引例 第一步：理解题意 设a，b，c分别代表3个人，同意用1表示，不同意用0表示，y代表表决结果，1表示通过，0表示不通过。 根据题意有，当a，b，c三个中有2个为1，或者3个均为1时，y为1，否则y为0。 第二步：根据题意，列真值表 3.1 建模方法引例 3.1 建模方法引例 3.1 建模方法引例 3.1 建模方法引例 3.1 建模方法引例 3.1 建模方法引例 3.1 建模方法引例 3.1 建模方法引例 3.2 结构化形式建模 1. 门级建模 2. 用户自定义原语 门级建模 （1）与/或门类 （2）缓冲/非门类 门级建模 用户自定义原语 【例3-8】 表示组合逻辑的UDP举例：一位全加器 // 全加器进位实现部分 primitive U_ADD_C (CO, A, B, CI); output CO; input A, B, CI; table // A B CI : CO 1 1 ? : 1; 1 ? 1 : 1; ? 1 1 : 1; 0 0 ? : 0; 0 ? 0 : 0; ? 0 0 : 0; endtable endprimitive 用户自定义原语 用户自定义原语 3.3 数据流级建模 1. 连续赋值语句 2. 运算符类型 连续赋值语句 运算符类型 算术运算符 关系运算符 逻辑运算符 按位运算符 缩减运算符 条件运算符 移位运算符 位拼接运算符 优先级别 3.4 行为级建模 1. 结构化过程语句always 2. 过程赋值语句 3. 块语句 4. 条件语句 5. 多路分支语句 6. 循环语句 7. 任务和函数语句 结构化过程语句always 过程赋值语句 过程赋值语句 过程赋值语句 过程赋值语句 块语句 条件语句 多路分支语句 循环语句 循环语句 循环语句 循环语句 任务和函数语句 任务和函数语句 P79 T1、2、3、4、 5、 6、 7、8、9、10、11 【例3-15】使用always语句描述D触发器 module mydff(q, clk, d); input clk, d; output q; reg q; always @(posedge clk) q=d; endmodule 【例3-16】阻塞赋值方式描述的移位寄存器1 module block1(Q0,Q1,Q2,D,clk); output Q0,Q1,Q2; input clk,D; reg Q0,Q1,Q2; always @(posedge clk) begin //注意赋值语句的顺序 Q2=Q1; Q1=Q0; Q0=D; end endmodule 【例3-17】阻塞赋值方式描述的移位寄存器2 module block2(Q0,Q1,Q2,D,clk); output Q0,Q1,Q2; input clk,D; reg Q0,Q1,Q2; always @(posedge clk) begin //该句与下句的顺序与例3-16 颠倒 Q1=Q0; Q2=Q1; Q0=D; end endmodule 【例3-18】阻塞赋值方式描述的移位寄存器3 module block3(Q0,Q1,Q2,D,clk); output Q0,Q1,Q2; input clk,D; reg Q0,Q1,Q2; always @(posedge clk) begin Q0=D; //3 条赋值语句的顺序与例3-16完全颠倒 Q1=Q0; Q2=Q1; end endmodule 【例3-19】非阻塞赋值方式描述的移位寄存器1 module non_block1(Q0,Q1,Q2,D,clk); output Q0,Q1,Q2; input clk,D; reg Q0,Q1,Q2; always @(posedge clk) begin Q1=Q0; Q2=Q1; Q0=D; end endmodule 【例3-20】非阻塞赋值方式描述的移位寄存器2 module non_block2(Q0,Q1,Q2,D,c