(Verilog HDL数字设计)第6章VerilogHDL仿真技术.ppt

第6章 Verilog HDL仿真技术 6.1 modelsim软件的使用 6.2 延时 6.3 常用块语句 6.4 常用系统函数和系统任务 6.5 端口连接规则 6.6 小结 P166 T1、2、3 6.2 延时 1. 延时 2. 时间尺度 `timescale 延时 assign # 2 B = A; 时间尺度 `timescale 表6-1 时间单位及其定义 千万亿分之一秒(10-15S) fs 万亿分之一秒(10-12S) ps 十亿分之一秒(10-9S) ns 百万分之一秒(10-6S) us 千分之一秒(10-3S) ms 秒(1S) s 定义 时间单位 时间尺度 `timescale 【例6-6】 `timescale命令的用法举例 `timescale 10ns/1ns module test; reg set; parameter d=1.37; initial begin $monitor($realtime,set=,set); #d set=0; #d set=1; end endmodule 6.3 常用块语句 1. initial块语句 2. 顺序块begin…end 3. 并行块fork…join 4. 嵌套块 initial块语句 【例6-7】initial块语句举例1 `timescale 1ns/1ns module test_initial_0; parameter size=4; reg[7:0] y; integer index; reg[7:0] memory[0:size-1]; initial begin y=10; //初始化寄存器areg for(index=0;indexsize;index=index+1) #5 memory[index]=index; //初始化一个memory end endmodule initial块语句 【例6-8】initial块语句举例2 `timescale 1ns/1ns module test_initial; reg x; initial #10 x=1b1; //只有一条语句,不需要使用begin...end initial begin x=1b0; //多条语句,需要使用begin...end #5 x=1bx; end initial begin:block //定义块内局部变量,需要给块命名 integer I; I=5; #(10+I) x=1b0; #(I) x=1b1; #(I) x=1b0; end endmodule 顺序块begin…end 【例6-9】顺序块应用举例 `timescale 1ns/1ns module test_begin; parameter d=20; //声明d是一个参数 reg [7:0] data; //声明data是一个8位的寄存器变量 initial begin //由一系列延时产生的波形 #d data = h11; #d data = h22; #d data = h33; #d data = h44; #d $stop; end endmodule 并行块fork…join 【例6-10】并行块应用举例 `timescale 1ns/1ns module test_fork; parameter d=20; //声明d是一个参数 reg [7:0] data; //声明data是一个8位的寄存器变量 initial fork //由一系列延时产生的波形 #d data = h11; #(2*d) data = h22; #(3*d) data = h33; #(4*d) data = h44; #(5*d) $stop; join endmodule 嵌套块 【例6-11】嵌套块应用举例 `timescale 1ns/1ns module test_nested; parameter d=20; //声明d是一个参数 reg [7:0] data; //声明data是一个8位的寄存器变量 initial fork:block1 //并行块 #d data = h11; #(2*d) data = h12; #(3*d) data = h13; begin:block2 //内嵌顺序块 #(d-10) data=h2f; #d data=h2e; fork:block3 //内嵌