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第6节 EDK开发实例—DDR SDRAM接口控制器 软、硬核 XPS 9.6.1 DDR SDRAM工作原理 DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR SDRAM是在SDR SDRAM内存基础上发展而来的，SDR SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDRSDRAM则在时钟的上升和下降沿都可传输数据，因此传输数据的等效频率是工作频率的两倍。 DDR SDRAM使用了DLL（Delay Locked Loop，延时锁定回路提供一个数据滤波信号）技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出1次，并重新同步来自不同存储器模块的数据。DDR SDRAM采用的是支持2.5V电压的SSTL2标准，而不是SDR SDRAM使用的3.3V电压的LVTTL标准。 DDR SDRAM芯片的主要供货商包括：美光（Micron）、三星（Sungsang）、现代（Hynix）等。开发板上的DDR芯片型号为Micron公司的MT46V16M16TG-75（注：不同厂家DDR SDRAM的芯片管脚的功能定义都是兼容的）。 DDR SDRAM也是利用内部电容的电荷来记忆数据信息的，但电容的电荷会随着时间而泄露，所以要在数据信息变得难以辨认之前完成数据刷新（更新），也即将数据读出（但并不送到芯片管脚上）再写入，其一般是周期性的，整个存储器进行一次刷新的时间间隔为刷新周期。在刷新期间，不允许进行数据的读写操作。SDRAM的存储体是按照行列组织的二维矩阵，而刷新操作按行进行，每次对一行的数据同时读出、放大、整形和再写入。根据标准规定，DDR SDRAM的每一行都必须在64ms以内刷新一次。DDR SDRAM有自动刷新和自刷新两种刷新模式，且在每次突发读取时，都会自动预充电。DDR SDRAM芯片在上电后必须由一个初始化操作来配置DDR SDRAM的模式寄存器，模式寄存器的设置决定了DDR SDRAM的刷新模式。 9.6.2 DDR SDRAM控制器的EDK实现 1．DDR SDRAM控制器的基本要求 内存控制器的功能是监督控制数据从内存载入/载出，并对数据的完整性进行检测。一般来讲，DDR控制器的开发难度是比较大的，其基本要求有： 可配置的数据突发长度2、4、8； 可配置的CAS等待时间1. 5、2、2. 5、3； 支持的DDR SDRAM命令包括：设置模式寄存器（LOAD_MR） 、自动刷新（AUTO_REFRESH）、预充电（PRECHARGE）、活（ACTIVE）、自动预充读（READA）、自动预充写（WR ITEA）、突发停止（BURST_STOP）、空操作（NOP）； 接口速率大于等于50MHz，双倍数据速率； 2．DDR SDRAM控制器的EDK实现 Xilinx的EDK开发环境中，提供了DDR SDRAM的控制器IP Core，可以让用户在短短几分钟之内完成DDR控制器的开发，极大地节约了研发周期。下面用一个实例在详细说明EDK平台上快速开发SDRAM控制器的步骤和软硬件调试方法。 例9-15 在Spartan 3E Starter开发板上，利用EDK实现DDR SDRAM接口控制器的软、硬件平台。 1）运行ISE9.1，利用BSB向导建立新的工程，如图9-136所示。 图9-136 利用EDK建立新的工程??????????????????????????????????? ?图9-137 输入EDK工程路径示意图 2）单击“OK”按键，输入工程目录，如图9-137所示。 3）单击“OK”按键，进入BSB配置页面，选择新建工程选项，如图9-138所示。 图9-138 BSB建立工程示意图 4）单击“Next”按键，进入电路板选择界面，在“Select board”栏选择“I would like to creat a system for the following board”；“Board Vendor”下拉框中选择Xilinx；“Board name”下拉框选择“Spartan-3E Starter Board”；“Board revision”下拉框中选择D，如图9-139所示。 图9-139 开发板选择界面 5）单击“Next”按键，进入处理器选择界面，如图9-140所示。Spartan 3E系列FPGA只能选择MicroBlaze软核处理器。 图9-140 处理器选择界面 图9-141 处理器配置界面 6）单击“Next”按键，进入处理器配置页面。处理器时钟设为50MHz，使能片上调试模块（On-chip